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简介：面向硬件工程师、嵌入式开发者和网络设备学习者，基于RTL8367S芯片的五口交换机参考原理图，可用于理解以太网交换机的硬件架构、接口定义与外围电路组织，适合原理图评审、方案预研和教学参考。压缩包内共1个PDF文件，约118KB，篇幅紧凑，主要呈现芯片引脚分配、MDI差分对、GPIO复用、LED指示、复位电路、SPI Flash及多组电源去耦等设计信息，便于按功能模块查阅。已有801人学习，说明其在交换机硬件入门与参考设计场景中具有一定关注度。读者可从中获取RTL8367S的外围连接关系、关键网络接口与电源/复位处理思路，用于核对自绘原理图、排查接口复用冲突或快速搭建评估板框架，减少从零查找资料的重复工作。

1. 一块 5 口千兆板子改了三版，才把 RTL8367S 的复用表啃下来

第一次拿到这份 RTL8367S 5 口交换机参考原理图，我盯住的不是那 5 组 MDI 差分对，而是 GPIO39 到 GPIO57 那一串斜杠——LAN4LED0/EEPROM_MOD、LAN0LED0/LED_CK/SMI_SEL、LAN1LED0/EN_PHY，每个脚都挂着两个甚至三个身份。这份交换机原理图最难的从来不是把线连上，而是搞清楚上电那一刻芯片到底在听谁的。它适合三类人：做网络设备课设/毕设需要一块能跑通的手板，做嵌入式网关想拿 5 口千兆做交换背板，以及手里有原理图但一上电就 fork 不出 Flash 的硬件工程师。下面按接口、电源时钟、以太网口防护、避坑、验收这条链路走一遍，能照着改。

2. 芯片资源盘点：五路 MDI、一组复用 GPIO 与内部 8051 的边界

RTL8367S-CG 这颗片子把 5 个千兆 PHY、交换矩阵和一个 8051 管理核塞进一颗 LQFP，外围能省的都省了，代价是所有接口都挤在同一批引脚上。做方案的第一步不是画电路，是先把这张资源表摊开，确认哪些功能组合是互斥的、哪些是可以在同一版上留跳线兼容的。这一步做扎实，后面布线才不会推翻重来。

2.1 P0 到 P4 五路 MDI 与 Uplink 的差分对命名规则

原理图里的网络命名很有规律：P{n}_MDI_{A|B|C|D}_{P|N}，n 从 0 到 4，每路四对差分，分别对应千兆以太网的 BI_DA、BI_DB、BI_DC、BI_DD。P0 到 P3 走到 HR911130C 这类集成变压器的 RJ45 上，P4 单独引到板边的 4P 排针做 Uplink，也可以换成光模块或直连背板。这个划分方式在小体积设备里很常见：正面四个业务口朝用户，第五口朝内做级联。

需要提醒的是「A/B/C/D 之间不能互换，P/N 可以互换」。四对线里哪一对走变压器哪一组绕组是定死的，跨对交换在千兆下会直接协商不上；但每一对内部的正负极性，PHY 侧支持自动纠偏，画反了通常还能通。我一般会在原理图上直接把 P/N 标成+/-并加一条注释，避免 Layout 工程师按自己习惯调换——省这一点事，后面可能要飞线。

还有两个容易漏的脚：RTT1/RTT2和IRT。这类 PHY 的发送幅度和内部基准靠外接精密电阻定，图纸上给了 2.49k/1% 这一档，精度必须守住 1%，旁边配 0.1uF 就近下地。把 1% 换成 5% 的后果不是完全不通，而是眼图裕量被吃掉一截，常温好好的，一到高低温就零星丢包，查起来非常玄学。

2.2 GPIO 复用矩阵：RGMII、MII、SPI、UART 抢的是同一批脚

GPIO01 到 GPIO12 这十二个脚是全图最密集的复用区，四套完全不同的接口叠在上面：

这张表决定了一件很现实的事：一旦你打算用 RGMII 接外部 CPU，GPIO04/05/09/10 上的 SPIF 就被占死了，Flash 启动这条路走不通，只能退到 EEPROM 加载或者由 CPU 通过 MDIO 在上电后配置。反过来，如果方案就是一颗单片机都不挂、纯自管理交换机，那这十二个脚全留给 SPI Flash 也没人跟你抢。做课设的同学最容易在这里踩坑：既想接 RGMII 又要 SPI Flash 存配置，画完才发现物理上不可能。

另一组是 GPIO54/GPIO55，复用成SCK/MDC与SDA/MDIO。这意味着 MDC/MDIO 管理总线和 I2C（接配置 EEPROM）是二选一的关系，不能同时用。图纸上还有个SMI_SEL脚挂在 GPIO52 上，它的作用就是告诉芯片这段时间到底按 SMI 还是按别的协议解释这两个脚。原理图阶段把SMI_SEL的上下拉定死，比后面调软件省事得多。

2.3 上电瞬间谁说了算：MODE0~MODE2、EEPROM_MOD、DISAUTOLOAD、DIS_8051

这一节是整份图纸里最容易被当成「随便拉一下」的部分，也是我见过翻车最多的地方。MODE0、MODE1、MODE2三个脚在上电复位释放后的几毫秒内被采样，决定芯片从哪儿取配置、8051 起不起来、PHY 使不使能。同理，EEPROM_MOD、DISAUTOLOAD、DIS_8051、EN_PHY、EN_EEE、EN_SPIF这些带 EN/DIS 前缀的脚，绝大多数是 strapping 脚而不是普通输出。

问题在于，它们中的一大半同时又是 LED 驱动脚。GPO39/LAN4LED0/EEPROM_MOD就是典型：正常工作时它是 LED 输出，上电采样窗口内它是输入。如果 LED 那一路挂了个强上拉或者灌电流偏大的限流电阻，采样电平就被拽偏了，芯片会以为你要从 EEPROM 启动，于是 SPI Flash 里的固件永远不被加载，现象是「灯会亮、口能通、Web 打不开」，非常像软件问题。

我一般会做一张 strapping 期望值表，和原理图一起归档，投板前逐条对一遍：

# strap_check.py —— 上电 strapping 期望值表，投板前与原理图逐条核对 # 字段含义：信号名 -> (期望电平, 采样窗口, 外围允许负载上限) STRAP_EXPECT = { "MODE0": (0, "POR+5ms", "1mA"), # 低电平：SPI Flash 启动 "MODE1": (1, "POR+5ms", "1mA"), "MODE2": (1, "POR+5ms", "1mA"), "EEPROM_MOD": (0, "POR+5ms", "1mA"), # 与 LAN4LED0 复用，切勿强上拉 "DISAUTOLOAD": (0, "POR+5ms", "1mA"), # 低电平：允许自动加载配置 "DIS_8051": (0, "POR+5ms", "1mA"), # 低电平：启用内部 8051 "EN_PHY": (1, "POR+10ms", "2mA"), # 与 LAN1LED0 复用 "EN_EEE": (1, "POR+10ms", "2mA"), "SMI_SEL": (0, "POR+5ms", "1mA"), # 与 LAN0LED0 复用，选 SMI 模式 } def check(measured: dict) -> list: """measured 填实测电压换算后的 0/1，返回不一致项""" bad = [] for name, (want, window, load) in STRAP_EXPECT.items(): got = measured.get(name) if got is None: bad.append(f"{name}: 未测量") elif got != want: bad.append(f"{name}: 期望 {want} 实测 {got}（窗口 {window}，负载上限 {load}）") return bad

这段东西不复杂，价值在于把「靠脑子记」变成「靠表核对」。四颗板子打样回来，第一次上电就按这张表用示波器在复位释放沿上抓一遍，比事后猜测「是不是固件没烧进去」高效太多。表里那个「负载上限」是我自己加的约束：采样期间外围电路对这几个脚的电流贡献不能超过这个量级，超了就要加缓冲或者换脚。

3. 电源与时钟：内部开关稳压、多路 AVDD/DVDD 与 25MHz 晶振

一颗交换芯片的电源域分得比 MCU 细得多，因为里面有 SerDes、PLL、ADC 这些对纹波敏感的东西。RTL8367S 把 1.1V 的开关稳压做进了片内，外面只需要一颗电感和几颗电容，这在 5 口这个价位上是很大优势，但也把选型和布局的责任推给了你。

3.1 内部 SWR 还是外部 DC-DC：HV_SWR、LX_SWR、SVDDH 怎么接

原理图上能看到HV_SWR、HV_SWR1、LX、LX1、GND_SWR、EN_SWR、SVDDH、SVDDL这一组，配套一颗 2.2uH 的功率电感。这是典型的片内 buck：LX_SWR是开关节点，电感一头接这里，另一头回到SVDDH作为 1.1V 输出的检测点，EN_SWR上拉到 3.3V 使能，SVDDL是内部功率地的回流参考，必须和GND_SWR在芯片下方低阻抗汇合。

用内部 SWR 的前提是把负载算清楚。5 口全千兆满速收发的时候，1.1V 域的电流不低，加上内部 8051 和 PLL，整体功耗很容易超出直觉。我习惯在方案阶段就做一张电源预算表：

# power_budget.py —— 分域电流预算，判断内部 SWR 是否够用 RAILS = { "DVDDIO_3V3": {"loads": {"PHY_IO": 0.180, "LED": 0.060, "STRAP": 0.010}, "tol": 0.05}, "AVDDH_3V3": {"loads": {"PHY_AFE": 0.240, "PLL_REF": 0.020}, "tol": 0.05}, "DVDDL_1V1": {"loads": {"CORE": 0.380, "SRAM": 0.060}, "tol": 0.08}, "AVDDL_1V1": {"loads": {"SERDES": 0.150}, "tol": 0.08}, } for rail, info in RAILS.items(): total = sum(info["loads"].values()) # 按上限估：标称电流 * (1 + 容差)，用于选电感和评估压降 worst = total * (1 + info["tol"]) print(f"{rail:12s} 标称 {total:5.3f}A 上限 {worst:5.3f}A")

跑完这张表，如果 1.1V 域的上限逼近片内 SWR 的推荐输出能力，就该考虑外置 DC-DC 或者降规格。电感的饱和电流按上限的 1.5 倍以上选，直流电阻越小越好，屏蔽式优先——非屏蔽电感在 LX 节点上辐射出去，最容易干扰的就是旁边那几对 MDI。我见过一块板子，交换机功能全正常，就是一接千兆就误码，最后查到是电感离差分对太近，换了屏蔽电感加调整布局才好。这类问题没有后悔药，只能一开始就摆对位置。

3.2 去耦网络：0.1uF 与 10uF 的分工，磁珠放在哪一刀

图纸上 0.1uF/16V 密布在每一组 AVDDH/AVDDL 旁边，10uF/16V 则是每隔几个脚放一颗，另外还有一颗BLM21PG221SN1B磁珠单独给某一组电源做隔离。这个组合不是随便凑的：0.1uF 负责 MHz 到几十 MHz 的旁路，路径要短到几乎看不见；10uF 负责更低频的储能和瞬态补充；磁珠把 PLL 或 SerDes 那一路从主电源里「摘」出来，阻断开关噪声在电源平面上的横向传播。

具体做法上，我的顺序是：先给每个 AVDD 引脚配一颗 0.1uF，过孔直接下地平面，不要串任何东西；再按每 2 到 3 个电源脚配一颗 10uF，放在芯片同一侧；磁珠只放在给 PLL 和时钟电路供电的那一支上，磁珠后面再补一颗 0.1uF 和一颗 1uF。磁珠别乱加——给数字 IO 电源串磁珠会造成瞬态压降，反而让 LED 扫描和 MDIO 波形难看。

还有个细节：DVDDIO和DVDDIO_2这种带后缀的域，说明芯片内部是分开的 IO bank，外部通常短接成同一个 3.3V，但短接点要放在靠近芯片的地方，不要借用远处的电源平面绕一大圈。这种地方不体现在功能上，只体现在 EMC 测试和长期稳定性上。

3.3 25MHz 晶振与复位链：负载电容、串联电阻和 MAX811 的时序对齐

时钟部分图纸给的是 25.000MHz 无源晶振配两颗 22pF，外加一颗 2.49k/1% 的串联电阻。22pF 这个值对应的是负载电容 12pF 左右的晶体，实际算的时候要减掉 PCB 走线和引脚带来的 3 到 5pF 寄生，所以真正的选型公式是CL = C1*C2/(C1+C2) + Cstray，两颗等值时化简成C1/2 + Cstray。如果晶体规格书写 CL=12pF，那 22pF 是合理的；写 CL=18pF 就得换 33pF 左右。这个参数选错的表现是起振慢、频偏大，极端情况下低温不起振——又是个「常温测不出来」的坑。

复位链路由 MAX811 这颗监控芯片承担，MR脚经 4.7k 上拉，RST接到SW_NRST。它的价值在于把「3.3V 爬升到阈值」这件事变成一个有确定延时（典型 140ms 量级）的复位脉冲，保证芯片释放复位时 3.3V 已经稳了。但要注意，MAX811 只监控一路电源，如果 1.1V 域是由内部 SWR 产生的，它的建立时间跟在 3.3V 后面，那么复位释放的时刻必须晚于 1.1V 稳定。通常的做法是在SW_NRST上再并一颗小电容做 RC 延时，或者干脆选带双路监控的型号。我一般会在板子上给这颗电容留位置，调试时按实测的上电波形决定贴不贴、贴多大。

晶振的布局约束同样不能松：晶体和两颗负载电容围成的环路要小，底下铺完整地平面，远离 LX 节点和差分对，中间不要走任何信号线。这几条写进给 Layout 的约束文件里，比口头交代靠谱。

4. 以太网口与防护：HR911130C、Bob Smith 端接与中心抽头偏置

前端这部分是整份交换机原理图里最「模拟」的区域，也是最容易被当成纯连线糊弄过去的地方。变压器、端接电阻、高压电容这几颗件的位置和取值，直接决定这块板子能不能过 EMC、能不能扛住网线拔插时的共模冲击。

4.1 差分对进 RJ45：中心抽头的两种偏置必须分清

HR911130C 这类连接器把变压器和 RJ45 做在一起，原理图上看起来只是四对差分进四对差分出，但实际上有两组中心抽头要处理：PHY 侧绕组中心抽头和线缆侧绕组中心抽头。这两组的接法完全不同，混在一起是新手最常犯的错。

PHY 侧的中心抽头通常接到一个偏置电压（这颗芯片是内部提供还是外部供给，看具体设计），每一对配一颗 0.01uF/50V 就近下地做交流旁路；线缆侧的中心抽头才是接 Bob Smith 端接网络的地方。如果把 PHY 侧抽头直接短到 75Ω 端接的公共点上，百兆可能还能凑合，千兆一定出问题——因为共模回路被改变了，回波损耗一项就过不去。

原理图上四组0.01uF/50V分别对应四个口的线缆侧抽头去耦，位置就在连接器引脚边上，这个布局意图要在 PCB 上严格复现：电容必须紧贴连接器，走线短而粗，不要绕到芯片那一侧去。

4.2 Bob Smith 端接：75Ω 加 1nF/2kV 的取值和落地

每一对差分的线缆侧中心抽头，各串一颗 75Ω/1% 电阻，四颗电阻汇到一个公共节点，公共节点再经一颗 1nF/2kV 的高压电容接到机壳地。这就是经典的 Bob Smith 端接，作用是把共模能量吸收掉并泄放到机壳，而不是让它反射回线缆或者窜进芯片。

75Ω 这个值不是随便定的，它对应的是共模阻抗匹配，换成 100Ω 或者 49.9Ω 都会让共模抑制变差。1nF/2kV 的耐压不能降——网线在户外或者长距离走线时感应到的共模电压可能很高，用 100V 的电容迟早会击穿，击穿之后表现是某个口时通时不通，非常难查。

公共节点的处理有个经验：四个口的 75Ω 可以先各自汇到一个小节点，再统一接到高压电容，也可以全部汇到一个星点。我倾向前者，每个口一个小星点，物理上靠近各自的连接器，避免四个口的共模电流在板上跑长距离互相串扰。

4.3 指示灯与地分割：LAN0~LAN4 双灯、机壳地与数字地怎么缝合

图纸上每个口配了两颗 LED（LAN4LED0/LAN4LED1一直到LAN0LED0/LAN0LED1），另外还有LED_CK和LED_DA这对串行 LED 控制信号。两种驱动方式并存说明这颗芯片支持并行和串行两种 LED 模式，串行模式能用两根线控十颗灯，省引脚，代价是要额外的移位寄存器或者芯片内部扫描。做方案时如果 LED 数量多，优先走串行；只有两三个灯就并行直驱，简单。

限流电阻按 3.3V 减去 LED 正向压降再除以目标电流算，绿色 LED 压降按 2.0V 估，要 5mA 就是 260Ω 左右，取 330Ω 常见。这里有个和前面呼应的点：LAN0LED0、LAN1LED0、LAN4LED0这几个脚同时是 strapping 脚，限流电阻的取值要复核一遍采样窗口内的电流贡献，别让 5mA 的灌电流把电平拽偏。

地分割这块，我的做法是数字地和机壳地在连接器区域单点缝合，缝合点用磁珠或者 0Ω 电阻，位置放在 Bob Smith 公共节点附近。RJ45 的金属外壳要大面积接到机壳地，别悬空，也别只靠两颗螺钉。屏蔽网口的屏蔽壳如果浮空，天线效应会让整块板子的辐射测试很难看。

5. 避坑与排查：这份原理图最容易翻车的五个点

下面这五条，是我在实际项目里见过或者自己踩过的，按「现象 → 原因 → 解决」写，方便对着排查。

5.1 上电与启动类：灯亮口通但管理进不去

现象：板子焊好上电，插网线链路灯正常，ping 不通管理地址，Web 页面打不开，串口无输出。

原因：九成是 strapping 脚在上电采样窗口内被外围电路拉错。EEPROM_MOD与LAN4LED0复用、SMI_SEL与LAN0LED0复用，LED 那一路的限流电阻和上拉在复位释放沿附近形成额外的电流通路，把电平拽到了另一边，芯片于是选择了错误的启动源。

解决：先用示波器在SW_NRST上升沿处抓这几个脚的实际电平，和 2.3 节的期望值表逐条对。确认拉错之后，优先改外围而不是改软件：把强上拉换成 100k 量级、把 LED 限流电阻加大、或者在 strapping 脚和 LED 之间加一级缓冲。板子已经打样的，可以先把 LED 电阻拆掉验证判断是否正确。

5.2 上电与启动类：冷启动偶发不认 Flash

现象：断电几分钟再上电，十次里有两次起不来；热复位每次都正常。

原因：复位释放早于 1.1V 域稳定。内部 SWR 的建立时间比 3.3V 慢，而复位监控只盯着 3.3V，等 3.3V 到阈值、延时 140ms 之后释放复位，1.1V 可能还在爬坡。冷启动时电容全放电，这个时间差被放大，就表现为偶发。

解决：在SW_NRST上并一颗电容做 RC 延时，按实测的 1.1V 建立时间倒推容值；同时把EN_SWR的上拉电阻和软启动电容一起复核。另一个办法是选带双路监控的复位芯片，成本高一点但省心。这类问题在实验室不容易复现，必须做冷启动循环测试，至少 50 次。

5.3 链路与信号完整性：百兆正常千兆不通或误码

现象：接百兆设备一切正常，接千兆设备协商失败，或者协商上了但大流量跑几分钟就丢包。

原因：按概率排，第一是差分对没有按对内等长、差分阻抗没控到 100Ω；第二是内部 SWR 的电感离差分对太近，开关噪声耦合进去；第三是 PHY 侧中心抽头和线缆侧中心抽头接混了；第四是IRT那颗 1% 精密电阻用了 5% 的。

解决：先看 PCB，把四对差分的内等长控制在 5mil 以内，阻抗按叠层算准；电感换屏蔽式并拉开距离；对照 4.1 节把两组中心抽头分开；精密电阻换成 1% 并确认焊接没有虚焊。排查顺序建议从易到难，先换电阻再看布局，最后才动板子。

5.4 链路与信号完整性：某个口热插拔后概率性失效

现象：正常使用没问题，网线反复拔插几十次之后，某个口偶尔不通，重启恢复。

原因：ESD 和共模冲击。Bob Smith 端接的高压电容耐压不够，或者公共节点到机壳地的路径阻抗偏高，冲击能量没泄放掉，打在 PHY 的接收端上。也可能是 RJ45 屏蔽壳接地不良。

解决：确认 1nF 电容耐压是 2kV 档，公共节点到机壳地的走线短而宽，机壳地与数字地的缝合点就在附近。连接器金属壳四周多点接地，别只靠螺钉。如果结构允许，在差分对上串共模电感进一步压制共模。

5.5 配置与兼容性：换一批 Flash 就起不来

现象：同一版原理图，第一批样机用的是 W25Q16JVSNIQ，正常工作；换了个品牌的同容量 Flash，部分板子起不来。

原因：SPI Flash 的启动时序和 ID 识别有兼容性差异，SPIF_CS、SPIF_CLK、SPIF_D0/D1这几根线的上拉配置、CS 的默认电平、Flash 自身的上电时间都会影响。另外EN_SPIF这个脚如果同时复用成LAN3LED0，LED 电路的负载也会拖慢 SPI 的边沿。

解决：SPI 四根线加 10k 上拉到 3.3V，保证上电时总线状态确定；EN_SPIF单独测一遍上电波形；选型时优先用已经在参考设计里出现过的型号，换型号前先在样机上跑 50 次冷启动。这条坑特别值得写进设计文档，因为它是「换个料就炸」的典型。

6. 验收与答辩：把这份原理图讲成一份可交付的硬件方案

原理图画完只是起点，能不能交付看的是你有没有一套可复现的验证流程。我一般把验收分成三层：单板电气验收、功能验收、方案陈述。前两层用表格管，第三层靠一张架构图。

单板电气验收在第一次上电后两小时内必须跑完，顺序不能乱：

功能验收建议写成脚本跑，避免手工点：

#!/usr/bin/env bash # switch_accept.sh —— 5 口链路 + VLAN + 管理面快速验收 # 依赖：管理地址已配好，被测设备可 ping 通 MGMT="192.0.2.10" FAIL=0 # 1) 管理面存活 ping -c 5 -W 1 "$MGMT" >/dev/null || { echo "管理面不可达"; FAIL=1; } # 2) 五个口逐个起链路并确认速率 for p in 0 1 2 3 4; do IF="lan$p" ip link set "$IF" up 2>/dev/null sleep 2 SPEED=$(cat "/sys/class/net/$IF/speed" 2>/dev/null) [ "$SPEED" = "1000" ] || { echo "$IF 速率异常: ${SPEED:-down}"; FAIL=1; } done # 3) VLAN 隔离抽检：不同 VLAN 的两个口互 ping 应当失败 # 这一步按实际 VLAN 划分填端口号，失败才算通过 if ping -c 2 -W 1 -I lan1 192.0.2.20 >/dev/null 2>&1; then echo "VLAN 隔离失效：lan1 不应能到达隔离网段" FAIL=1 fi # 4) 压力：连续大包跑 10 分钟看有无丢包 ping -c 600 -s 1400 -i 0.1 "$MGMT" >/dev/null || { echo "长包压测丢包"; FAIL=1; } [ "$FAIL" -eq 0 ] && echo "验收通过" || echo "验收未通过，逐项回查"

这段脚本的价值不在于命令本身，而在于把「验收」从口头描述变成可重复执行的动作。速率那一项读的是系统节点，不同平台路径可能不一样，按实际情况改；VLAN 那一项要注意，隔离生效时 ping 应该失败，所以是「成功反而报错」，这个反向判断我在第一次写的时候也搞反过。

答辩或交付评审时，别从第一页原理图开始翻。我做过的几次比较顺的陈述顺序是：先放一张系统框图，讲清楚五个 MDI 口怎么分配、Uplink 走哪、管理面从哪进；然后放电源树，讲为什么用内部 SWR 而不是外置，1.1V 域电流预算多少；再放时钟和复位链，讲 strapping 表怎么定；最后才翻到具体电路页，讲 Bob Smith 端接和中心抽头。这条线走下来，评审的人能自己推出你的设计约束，不用你一句句解释。原理图页数多的方案，我会在每页角落加一行注释写清这一页的关键决策，答辩时直接引用。

从那以后我每次出原理图，投板前都强制走一遍 strapping 表核对加电源预算复算，两件事加起来不到一小时，但拦下来的问题比后面调试一周还多。希望帮到你。

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