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简介：本资源为Xilinx Zynq-7020芯片开发板的完整原理图PDF文件，面向嵌入式系统工程师、FPGA开发者及高校电子类专业师生，用于硬件设计参考、电路分析、电源管理研究与Zynq平台二次开发。原理图涵盖核心供电模块（POWER_INPUT、多路稳压输出1.0V/1.5V/1.8V/3.3V）、Zynq-7010专用电源域（PS/PL/DDR3供电）、丰富外设接口（USB OTG、HDMI、SD卡、EEPROM/QSPI Flash、USB-to-UART/JTAG）及无线扩展支持（WIFI/BT），结构清晰、标注规范，具备典型MicroZee系列开发板的工业级设计特征。资源仅含1个PDF文件，大小417KB，轻量易读，适合作为原理图速查、PCB复现或教学图解素材。目前已有3675人学习下载，可直接用于硬件调试准备、电源完整性分析、接口引脚复用规划及Zynq SoC系统级设计入门实践。

1. Zynq-7020 原理图不是“看懂就能用”的图纸，而是芯片供电与信号完整性约束的物理映射

你手头那份标着“Xilinx zynq7020芯片开发板原理图”的 PDF 或 SCH 文件，表面看是一堆连线和符号，但真实身份是 Xilinx Zynq-7000 系列中关键一员——Zynq-7020（XC7Z020）——在 PCB 层面的电气契约。它不讲功能怎么写，只回答一个更底层的问题：当 FPGA 的 PL（可编程逻辑）和 PS（处理系统）同时上电、配置、运行时，电流从哪来？电压在哪跌？噪声往哪跑？信号边沿在哪畸变？这份原理图里没有一行 Verilog，却决定了你写的 AXI 总线会不会误触发、DDR3 初始化为何总失败、HDMI 输出为何带雪花、甚至 JTAG 下载为何在 98% 卡死——这些不是软件 bug，而是原理图里某颗 0.1μF 电容没放对位置、某段电源走线太细、某个 VREF 引脚悬空未端接导致的物理层崩溃。

Zynq-7020 不是传统 SoC，它的 PL 和 PS 共享封装、共享电源域、共享 IO Bank，但又各自有独立的供电轨、参考电压、配置时序和 IO 电气标准。这意味着它的原理图不是“模块拼接”，而是多维耦合约束的求解过程：PS 的 DDR3 接口要求 VTT=0.75V ±2%，而 PL 的 LVDS 差分对要求 VCCO=1.8V 且每个 Bank 的 VREF 必须独立稳定；USB PHY 的 480Mbps 高速信号要求差分阻抗严格控制在 90Ω±10%，而 HDMI 的 TMDS 通道则要求 100Ω±5%；更致命的是，所有这些高速信号都必须避开 PL 的全局时钟布线区域，否则串扰会直接让眼图闭合。这份原理图，就是设计者在硅片规格书（Zynq-7000 TRM UG585）、电源管理 IC 数据手册（MP2143DJ）、DDR3 SDRAM 时序参数（MT41K256M16）之间反复迭代、权衡、验证后落下的最终物理答案。它不是学习资料，而是调试黑匣子的唯一地图——当你在 Vivado 中看到 “IO placement failed due to incompatible I/O standards” 或 “DDR calibration failed at frequency 533MHz”，问题根源不在代码，而在原理图第 7 页 DDR 接口那组 10uF/10V 电容的并联路径是否足够低阻，或第 3 页 FPGA_POWER 页面中 VCCO_34 Bank 的 VREF 引脚是否被正确连接到 TPS51200 的 REFOUT。搞懂它，不是为了画板子，而是为了在系统级失效时，能精准定位到那一颗该换的电阻、那一段该加地缝的走线、那个被忽略的电源监控引脚。

2. 供电网络：Zynq-7020 的七重电压域如何协同上电与稳压

Zynq-7020 的供电绝非简单“接个 5V 电源就行”。其内部集成了 PS（ARM Cortex-A9 双核 + 外设控制器）和 PL（Artix-7 FPGA fabric），二者电气需求截然不同，且存在严格的上电时序依赖。原理图中的 POWER 模块，本质是一个由 DC-DC 转换器、LDO、电源监控 IC 和大量去耦电容构成的精密时序控制系统。我们以原理图中标注的ZYNQ7010_POWER（实际对应 Zynq-7020，此处为文档笔误）和ZYNQ7010_FPGA_POWER两页为核心，拆解其七重电压域的设计逻辑与实现细节。

2.1 七重电压域的物理定义与功能边界

Zynq-7020 要求至少7 组独立、稳定、可控的供电电压，每组服务于特定电路单元，并有明确的电压精度、纹波容忍度和上电顺序要求：

提示：原理图中POWER_INPUT页的 DC_JACK（J8）输入 5V，经 SW1 自锁开关后，全部供给各 MP2143DJ 的 VIN 引脚。MP2143DJ 是一款同步降压 DC-DC 转换器，其输出电压由 FB（反馈）引脚的分压电阻（如 R125/R105 对应 1.0V）精确设定。ZYNQ7010_POWER页的PG_1V0、PG_1V8等信号，是各 DC-DC 的 Power Good 输出，用于向 Zynq 的PS_POR_B和PL配置电路提供上电完成指示。

2.2 上电时序：为什么 DDR3 初始化总失败？根源在此

Zynq 的 PS 和 PL 上电并非并行，而是存在硬性时序窗口。原理图通过PG_*信号和ARM_nPOR、FPGA_GRST等复位信号链实现精确控制。关键时序如下（依据 UG585）：

1. VCCPINT (1.0V) 必须最先稳定：确保 ARM 内核在其他模块上电前已就绪。
2. VCCPAUX (1.8V) 和 VCCO_PS (1.8V/3.3V) 在 VCCPINT 稳定后 100ms 内建立：为 PS 外设（如 SDIO、USB）供电。
3. VCCINT (1.0V) 和 VCCAUX (1.8V) 必须在 VCCPINT 稳定后 200ms 内建立：为 PL 逻辑和配置电路供电。
4. VCCO_(IO Banks) 和 VTT/VREF_DDR3 必须在 VCCINT 稳定后 300ms 内建立*：确保 IO 在 PL 配置完成后能正确驱动。

原理图中ZYNQ7010_CONFIG页的ARM_nPOR（来自 U5-1 的 R190/R87 分压）和FPGA_GRST（来自 U5-1 的 R159/R163）正是这一时序的硬件体现。若PG_1V0（VCCPINT）上升过慢，或PG_1V8（VCCAUX）因 R109=10K 分压比错误导致 PG 信号延迟，则ARM_nPOR释放过晚，PS 无法启动，自然无法初始化 DDR3。同样，若VTT_DDR3的 TPS51200（U12）EN 引脚未被正确拉高（原理图中 R202=80.6Ω，R198=10K，构成使能分压），则 DDR3 终端无匹配，信号反射严重，DDR calibration必然失败。

2.3 VREF 的生死线：为什么 PL 的 LVDS 信号总是抖动？

Zynq PL 的 SelectIO 支持多种标准（LVCMOS, LVDS, SSTL），其中 LVDS 要求极高的共模电压稳定性。原理图中ZYNQ7010_FPGA_POWER页的VCCO_34Bank（对应 XC7Z020CLG400 的 Bank 34）旁，标注了VREF_DDR3，但这实为笔误——Bank 34 的 VREF 应由独立的VREF_34提供。真正的VREF_DDR3仅服务于 DDR3 接口（ZYNQ7010_DDR_INTERFACE页）。对于 PL 的 LVDS，原理图在ZYNQ7010_FPGA_PL页的 XC7Z020 封装图中，明确标出了VREF_34（如IO_L1P_T0_34旁的VREF_34引脚）。该引脚必须连接到一个低噪声、高精度的 0.9V 参考源（通常由 TPS51200 或类似 LDO 提供），且该 LDO 的输出必须经过 10uF + 0.1μF 电容严格滤波。若原理图中此 VREF 引脚被悬空、或错误连接到 VCCO_34（1.8V），则 LVDS 的共模电压漂移，接收端无法正确识别差分对，表现为眼图闭合、误码率飙升。这是新手最常踩的“玄学”坑——信号波形看起来没问题，但数据就是收不到。

# 查验原理图中 VREF 引脚连接的实操方法（使用 Altium Designer） # 1. 在原理图中选中 XC7Z020 封装（U5-3） # 2. 右键 -> "Find Similar Objects" -> 设置 "Designator" = "U5-3", "Part Type" = "FPGA" # 3. 在弹出的面板中，勾选 "VREF_34" 引脚 # 4. 查看其 Net Name，应为 "VREF_34" 或 "VREF_BANK34" # 5. 切换到 PCB 视图，Filter 此 Net，检查其走线是否： # - 直连至 TPS51200 的 REFOUT 引脚（U12 Pin 6） # - 途经 C113 (10uF) 和 C108 (0.1uF) 并联去耦 # - 未与其他高噪声 Net（如 SW, CLK）平行走线

这段代码块不是用来运行的，而是告诉你：VREF 的物理连接，是原理图审查的第一道生死线。它不产生任何逻辑功能，但一旦出错，整个 Bank 的 IO 就沦为不可靠的摆设。

3. PS/PL 接口：MIO、EMIO 与 AXI 的硬件映射如何决定系统架构

Zynq-7020 的核心价值在于 PS（Processing System）与 PL（Programmable Logic）的深度集成，而非简单共存。这种集成的物理基础，就是原理图中ZYNQ7010_FPGA_PS和ZYNQ7010_FPGA_PL两页所定义的MIO（Multiplexed IO）、EMIO（Extended MIO）和 AXI（Advanced eXtensible Interface）总线。它们共同构成了 PS 与 PL 之间数据、控制、中断的高速公路。理解这些接口的硬件映射，是设计高效 Zynq 系统的前提，否则极易陷入“PL 逻辑写得再好，PS 也读不到”的窘境。

3.1 MIO：PS 的“直连外设”，有限但高效

MIO 是 Zynq PS 硬核（ARM + Peripherals）直接引出的 54 个引脚（MIO[0:53]），它们被固化分配给特定外设功能，无需通过 PL。原理图ZYNQ7010_FPGA_PS页清晰展示了这些映射：

• MIO[0:15]：主要服务于PS_CLK_33d333M（PS 系统时钟）、PS_POR_B（PS 复位）、PS_MIO0_500到PS_MIO15_500（GPIO、SPI、I2C、UART、CAN、SDIO 的部分引脚）。
• MIO[16:53]：服务于PS_MIO16_501到PS_MIO53_501（更多 GPIO、USB PHY、Ethernet PHY、QSPI、SDIO 的剩余引脚）。

关键点在于：MIO 的功能由 PS 的寄存器（如MIO_PIN_XX）在 Boot 时配置，但其物理连接在原理图中是固定的。例如，原理图中PS_MIO8_500和PS_MIO7_500（U5-5 的 E6/D5 引脚）被直接连接到 USB PHY（U5-6）的PHY_TXD0和PHY_TXD1。这意味着，如果你在 Vivado 中将PS_MIO8配置为 GPIO，那么 USB PHY 的 TXD0 信号就会被 GPIO 驱动覆盖，USB 功能必然失效。反之，若你想用 MIO[8] 做 GPIO，就必须确保原理图中该引脚未被硬连接到任何专用外设。因此，MIO 的“灵活性”是虚的，其物理绑定才是实的。原理图就是你的“宪法”，Vivado 的配置只是在宪法框架内行使权力。

3.2 EMIO：PS 的“PL 扩展臂”，突破 MIO 数量限制

当 54 个 MIO 不够用时，Zynq 提供了 EMIO（Extended MIO）。EMIO 本质上是 PS 通过 AXI GP（General Purpose）总线，在 PL 中开辟的一块“虚拟 MIO 区域”。原理图中ZYNQ7010_FPGA_PL页的 XC7Z020 封装图，IO_0_34到IO_25_34（Bank 34）和IO_0_35到IO_25_35（Bank 35）的引脚，就是典型的 EMIO 物理载体。这些引脚在原理图中没有被硬连接到任何外设，而是留作用户自定义。它们的电气特性（VCCO、VREF）由 Bank 供电决定，但其逻辑功能完全由 PL 中的zynq_ultra_ps_eIP 核的配置决定。

注意：EMIO 的使用有代价。PS 访问 EMIO 的 GPIO，需要经过 AXI 总线、PL 的地址译码、以及 GPIO IP 核，其延时远高于直接访问 MIO（纳秒级 vs 微秒级）。因此，高频、低延时的应用（如 PWM 输出、精确计时）必须用 MIO；而低频、高数量的需求（如控制数十个 LED、读取多个传感器状态）则适合 EMIO。

3.3 AXI：PS 与 PL 的“主干道”，带宽与协议是瓶颈

PS 与 PL 间的数据交换，主要通过 AXI 总线。原理图本身不直接画出 AXI 信号线（因为它们是 PL 内部逻辑），但它通过ZYNQ7010_FPGA_PS页的PS_CLK_500（U5-5 Pin E7）和PS_CLK_501（U5-6 Pin E7）等时钟引脚，定义了 AXI 总线的时钟源。更重要的是，原理图定义了AXI Slave 接口的物理承载。

例如，原理图中ZYNQ7010_FPGA_PL页的FPGA_GPIO_0_34[14]到FPGA_GPIO_25_34[14]，这些信号名中的[14]表示它们连接到ZYNQ7010_FPGA_PS页的PS_MIO14_500（U5-5 Pin C5）。这暗示了一个典型场景：PL 中实现一个 AXI GPIO IP 核，其s_axi_awaddr等信号连接到 PS 的AXI_GP0接口，而该 IP 核的gpio_io_o[25:0]输出，则通过FPGA_GPIO_*_34这些 EMIO 引脚，物理连接到外部 LED 或按键。此时，PS 的 Linux 应用程序通过/sys/class/gpio/访问这些 GPIO，其背后是完整的 AXI 读写流程。

AXI 的性能瓶颈往往不在 PL 逻辑，而在 PS 的 AXI Master 配置和 PL 的地址空间划分。原理图虽不体现这些，但它决定了物理带宽上限。例如，PS_CLK_500是 AXI GP0 的时钟，其频率（原理图中 Y2 为 33.333MHz）直接决定了 AXI 总线的最大理论带宽（33.333 MHz * 32-bit = ~133 MB/s）。若你的应用需要 DMA 传输高清视频流，这个带宽可能成为瓶颈，此时就需要在原理图设计阶段，考虑使用更高频率的时钟源（如 Y3 50MHz）或启用 AXI HP（High Performance）接口（其时钟PS_CLK_501为 50MHz）。

4. DDR3 接口：信号完整性、终端匹配与校准失败的物理根源

Zynq-7020 的 DDR3 接口（ZYNQ7010_DDR_INTERFACE页）是整个原理图中最敏感、最易出问题的部分。它不是简单的“把内存芯片焊上去”，而是一个对PCB 布线、电源完整性、终端匹配、时序裕量极其苛刻的高速数字系统。90% 的 DDR3 初始化失败、数据错误、系统不稳定，其根源都深埋在这一页原理图的细节之中，而非 Vivado 的ddr3_sdramIP 核配置。

4.1 DDR3 的四重物理约束：为什么“照抄原理图”也会翻车？

DDR3 接口的稳定运行，依赖于四个相互耦合的物理条件，缺一不可：

1. 严格的差分时钟（CLK_P/N）与单端命令/地址（CA）走线长度匹配：原理图中PS_DDR3_CLK_P[8]和PS_DDR3_CLK_N[8]是一对差分对，其 PCB 走线长度必须相等（误差 < 5mil），且与其他 CA 信号（A0-A14, BA0-BA2, CKE, ODT, CS, RAS, CAS, WE）的走线长度也要严格匹配（误差 < 10mil）。原理图本身无法体现长度，但它定义了哪些信号属于同一组（Group），这是 PCB Layout 的强制指令。若 Layout 工程师忽略了PS_DDR3_A0[8]和PS_DDR3_CLK_P[8]必须等长的要求，时序裕量（Timing Margin）将被大幅压缩，DDR calibration在高温下必然失败。

2. 精确的终端匹配电压（VTT）与参考电压（VREF）：DDR3 使用 SSTL_15 电平，其输出驱动需要一个等于 VDDQ/2 的终端电压（VTT）进行电流吸收/灌入，以保证信号完整性。原理图中U12 TPS51200DRC的VOSNS（Pin 5）和REFOUT（Pin 6）引脚，正是为此而设。VOSNS必须连接到 DDR3 芯片的VTT引脚，REFOUT必须连接到 DDR3 的VREF引脚。VOSNS的电压精度直接决定了 VTT 的精度（±1%），而REFOUT的噪声水平（< 10mVpp）则决定了 VREF 的稳定性。原理图中 C113 (10uF) 和 C108 (0.1uF) 的并联，就是为了滤除 VREF 上的高频噪声。

3. 充足的电源去耦：DDR3 在读写切换时会产生巨大的瞬态电流（di/dt），这会在电源线上产生尖峰噪声（ΔV = L * di/dt）。原理图中ZYNQ7010_DDR_INTERFACE页的VDD_1V5旁，密密麻麻排列着 C109 (10uF), C110 (0.1uF), C111 (10uF) 等电容，其目的就是为 DDR3 提供一个低阻抗的本地储能池。C110（0.1uF）负责滤除 100MHz 以上的高频噪声，C109/C111（10uF）负责应对微秒级的电流脉冲。若原理图中漏掉一颗C110，或将其放在离 DDR3 芯片 2cm 远的地方，那么在高速读写时，VDDQ 的电压跌落（Sag）就会超过 DDR3 的容忍范围（1.5V ±5%），导致数据采样错误。

4. 数据选通（DQS）与数据（DQ）的严格时序关系：DQS 是 DDR3 的源同步时钟，其边沿必须精确对齐 DQ 数据的有效窗口（Data Eye）。原理图中PS_DDR3_DQS_P0[8]和PS_DDR3_DQ0[8]等信号，虽然在原理图上是分开的，但在 PCB 上，它们必须作为一组（Byte Lane）进行等长布线。DQS_P0与DQ0-DQ7的长度差必须控制在 ±5ps（约 1mm）以内。这是DDR calibration算法（如 Write Leveling, Read Leveling）能够成功收敛的物理前提。如果原理图中将DQS_P0错误地归类到另一组信号，Layout 工程师就无法正确执行等长约束。

4.2 校准失败的三大物理排查点

当 Vivado 报错DDR calibration failed时，不要急于修改 IP 核参数，先回到原理图，检查以下三点：

1. VTT/VREF 供电是否真实存在？
   在ZYNQ7010_DDR_INTERFACE页，找到U12 TPS51200DRC。检查其EN（Pin 7）引脚是否被正确拉高（原理图中 R202=80.6Ω, R198=10K，构成分压，计算得 EN 电压约为 4.5V > 1.25V，OK）。再检查其VIN（Pin 10）是否连接到稳定的 5V（来自POWER_INPUT页的VDD_5V）。若EN为低电平或VIN无电压，则 VTT/VREF 为 0V，校准必败。

2. DDR3 芯片的nRESET是否被正确释放？
   原理图中PS_DDR3_nRESET[8]连接到ZYNQ7010_FPGA_PS页的PS_DDR_DRST_B_502（U5-7 Pin B4）。这是一个低电平有效的复位信号。检查其上游是否有上拉电阻（原理图中 R245=10K，OK）。再检查PS_DDR_DRST_B_502是否被 PS 的PS_DDR_DRST_B寄存器控制。若原理图中该信号被错误地连接到一个固定低电平，或上拉电阻缺失，则 DDR3 芯片永远处于复位态，无法响应任何命令。

3. 所有 DQ/DQS/DM 信号是否都有对应的 0.1μF 去耦电容？
   在ZYNQ7010_DDR_INTERFACE页，PS_DDR3_DQ0_502（U5-7 Pin C3）旁，有C109（10uF）和C110（0.1uF）。C110是关键！它必须紧挨着 DDR3 芯片的VDDQ引脚（原理图中VDD_1V5）。检查原理图中每一个DQx,DQSx,DMx信号所属的VDDQ网络，是否都配备了C110级别的 0.1μF 电容。少一颗，就可能在高速翻转时造成局部电压塌陷。

避坑 / 常见问题 / 排查 / 注意

4.3 排查：DDR3 校准失败的血泪经验

• 现象：Vivado SDK 中fsbl.elf启动后卡在DDR Initialization...，或报错Calibration failed at frequency 533MHz。
  原因：原理图中VTT_DDR3的 TPS51200（U12）REFOUT引脚（Pin 6）被错误地连接到了VCCO_34（1.8V）电源，而非 DDR3 芯片的VREF引脚。这导致 VREF 电压为 1.8V，远超 DDR3 要求的 0.75V，calibration算法无法在错误的参考点上建立正确的采样窗口。
  解决：在原理图中，将U12 Pin 6 (REFOUT)的 Net Name 修改为VREF_DDR3，并确保其只连接到 DDR3 芯片的VREF引脚和C112（0.1uF）电容。

• 现象：系统在低温（<0°C）下启动正常，但在常温（25°C）或高温（>60°C）下频繁出现内存错误（Bus Error）。
  原因：原理图中 DDR3 的VDD_1V5电源去耦电容C109（10uF）选用了温度特性差的 X5R 材质，其在高温下电容值衰减超过 50%，导致瞬态电流供应不足，VDDQ 跌落超标。
  解决：将C109替换为温度特性更优的 X7R 或 C0G 材质电容，或增加一颗并联的 22uF 电容。

• 现象：DDR calibration在 400MHz 成功，但在 533MHz 失败，且Write Leveling步骤始终无法收敛。
  原因：原理图中PS_DDR3_DQS_P0[8]和PS_DDR3_DQ0[8]的网络名（Net Name）不一致，导致 PCB Layout 软件无法将其识别为同一 Byte Lane，从而无法执行等长布线。DQS_P0被归入CLK_GROUP，而DQ0被归入DATA_GROUP。
  解决：在原理图中，将PS_DDR3_DQS_P0[8]和PS_DDR3_DQ0[8]到PS_DDR3_DQ7[8]的所有信号，统一命名为DDR3_DQ0_BYTE0、DDR3_DQS0_BYTE0等，确保其属于同一网络组。

• 现象：FSBL启动后能打印DDR Initialization... Done，但后续 Linux Kernel 启动时Unable to handle kernel paging request。
  原因：原理图中PS_DDR3_A0[8]到PS_DDR3_A14[8]的地址线，有一根（如A12）在 PCB 上发生了短路（Short）或开路（Open），导致地址译码错误，Kernel 访问了非法内存区域。
  解决：使用万用表的二极管档，测量U5-7 Pin A12（PS 端）与 DDR3 芯片对应引脚之间的连通性。若不通，则检查原理图中该网络是否存在未连接的No ERC（Electrical Rule Check）标记。

• 现象：DDR calibration成功，但系统运行数小时后随机死机，dmesg显示EDAC MC0: UE（Uncorrectable Error）。
  原因：原理图中 DDR3 的VTT_DDR3电源（U12 Pin 3VO）的输出电容C113（10uF）选型不当，ESR（等效串联电阻）过高，在长时间大电流负载下发热，导致 VTT 电压漂移，最终引发数据错误。
  解决：将C113替换为低 ESR 的聚合物电容（如 POSCAP），并增加一颗 100uF 的电解电容并联。

5. 配置与调试接口：JTAG、UART、BOOT 的物理链路如何影响开发全流程

Zynq-7020 的开发流程，从硬件上电、PS Boot、PL 配置、到软件调试，每一步都依赖于原理图中定义的几条关键物理链路：JTAG、UART 和 BOOT Configuration。它们是开发者与芯片沟通的“生命线”。一旦这些链路在原理图层面设计有误，轻则无法下载程序，重则芯片变砖，整个开发周期将被阻断。理解它们的物理实现，是规避“开发环境搭建失败”这类低级但致命问题的关键。

5.1 JTAG：PL 配置与调试的唯一通道，也是最脆弱的环节

JTAG（Joint Test Action Group）是 Zynq PL 配置（Configuration）和在线调试（Debug）的物理接口。原理图中ZYNQ7010_FPGA_CONFIG页的FPGA_JTAG_TDI/TDO/TMS/TCK信号，直接连接到 XC7Z020 的TDI_0/G6、TDO_0/F6、TMS_0/J6、TCK_0/F9引脚。其脆弱性体现在三个方面：

• 信号完整性：TCK 是 JTAG 的时钟，其频率可达 25MHz。原理图中TCK_0信号线（U5-1 Pin F9）旁，必须有匹配的 33Ω 串联电阻（R160=100Ω 是错误的！应为 33Ω）和 0.1μF 旁路电容（C409=10uF 太大，应为 0.1μF），以抑制信号反射和噪声。若原理图中 R160 为 100Ω，会导致 TCK 边沿缓慢，在高速模式下无法建立稳定的时钟，Vivado Hardware Manager 会报错Can't access JTAG chain。

• 上拉/下拉电阻：JTAG 的TMS和TCK在无驱动时必须有确定的电平。原理图中TMS_0（U5-1 Pin J6）旁的 R159=100Ω 是上拉电阻（到 VDD_3V3），这是正确的。但TCK_0（U5-1 Pin F9）旁的 R160=100Ω 若是上拉，则会导致 TCK 在未连接 JTAG 适配器时被拉高，干扰 PL 的上电配置。标准做法是TCK不加任何上下拉，由 JTAG 适配器提供驱动。

• 电源域隔离：JTAG 信号必须与 PL 的 VCCO

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