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简介：这份 SpyGlass 功耗估计与功耗降低规则参考指南面向集成电路设计、低功耗验证、静态时序分析工程师及进阶学习者，系统说明 SpyGlass Power Estimate 与 Power Reduce 的功能定位、环境设置、术语定义和规则应用，帮助读者在芯片设计早期评估动态功耗与漏电流、识别功耗热点并核查设计规范。压缩包内为 1 个 PDF 文件，大小约 9.46MB，版本为 L-2016.06，正文覆盖功耗估计流程、逻辑门级优化、时钟网络优化、寄存器文件与存储器子系统优化等规则，并介绍与 PrimeTime 等 EDA 工具的集成方式，还附有案例研究、最佳实践和常见问题解答，便于按主题查阅。已有 209 人学习，适合作为低功耗分析入门查阅与项目落地时的案头参考，也可用于对照设计流程查漏补缺、理解规则约束、梳理功耗优化思路与验证方法。

1. 一份 2016 年的规则手册，为什么今天还在被翻出来

RTL 刚 freeze，前端说面积和时序都过了，后端说网表还没有，这时候有人问一句“这版功耗比上版涨了多少”，会议室就安静了。能回答这个问题的只有 RTL 级功耗估计：拿工艺库、RTL 和一段仿真波形，先算出一个数，再用功耗降低规则把 clock gating 的机会捞出来，交给前端改代码或交给综合加约束。这份 SpyGlass Power Estimation 与 Power Reduction Rules 参考手册，本质上就是这两件事的规则字典加参数清单——每条规则的判定条件是什么、每个参数吃什么输入、每份报告的字段怎么读，全都摊开写。它不教你写 RTL，也不替你做签核，但当你面对一堆 goal 不知道先跑哪个、报告里 leakage 和 internal 对不上、gating 机会报了几百条却不敢改的时候，翻它能省下大量试错。适合正在做 RTL 功耗评审、要给综合和后端提约束的人，也适合刚接手功耗收敛、需要一套现成模板和素材来搭流程的工程师。手册版本停在 2016 年，规则分类和参数口径没怎么变，当参考底稿依然好用。

2. 把功耗估计跑出第一个数：工艺库、仿真活动与 wireload 的装配顺序

2.1 三个输入缺一不可，装配顺序不能反

功耗估计的输入只有三样：工艺库、RTL（或网表）、仿真活动数据，外加一份 SDC 当时序上下文。工艺库负责提供系数——internal power 的二维查表（input transition × output load）、state-dependent 的 leakage 表、每个 pin 的电容；仿真数据负责提供翻转率；SDC 负责提供时钟周期，因为动态功耗里的频率是从时钟推出来的，没有时钟定义，switching power 直接算不出来。

顺序上我一般按“库 → RTL → SDC → 波形”走，原因很实际：波形 annotation 依赖 net 名和层次路径，RTL 如果读错版本或者顶层选错，波形一条都打不上，后面所有数都是默认翻转率撑起来的。库的准备有几个硬要求：覆盖设计里所有 cell，包括 memory macro 的 .lib，缺一个 macro 的库，那块功耗就是零；PVT 要统一，别把 tt 的 std cell 和 ff 的 IO 库混在一起，混了之后 leakage 会出现莫名其妙的偏差；如果手上有多个 Vt 的库，先按单一 Vt 跑通全流程，再谈校准，否则你分不清误差是 Vt 造成的还是流程本身没搭对。

# power_est.prj —— 功耗估计的最小项目骨架 # 参数名以你手上版本的实际拼写为准，不同年份会有出入 set_option top soc_top set_option lib {/pdk/lib/std_tt.lib /pdk/lib/io_tt.lib /pdk/lib/sram_tt.lib} set_option language_mode mixed set_option sdc /work/constraints/soc_top.sdc set_option vcd /work/sim/stable_win.vcd read_file -type sourcelist /work/rtl/filelist.f

这份骨架里，top必须和 RTL 里的顶层 module 名完全一致，差一个字符就会读成空设计；lib列表按 std、IO、memory 的顺序给，方便排查哪一类 cell 没覆盖到；sdc和vcd都写绝对路径，批处理跑在集群上时相对路径翻车概率极高。命令行侧常见做法是：

# 先看这个版本里到底有哪些 goal 可用，别凭记忆写 spyglass -project power_est.prj -list_goals # 再按名字跑 spyglass -project power_est.prj -goal <估计相关的goal名> -batch

-list_goals这一步别省。不同版本、不同 license 组合下可用的 goal 名字会变，凭记忆写一个不存在的 goal，工具只会给你一句语焉不详的报错，查半天才发现是名字错了。

2.2 仿真数据的三种给法：单文件、多文件、按块拆

手册里把仿真数据的提供方式明确分成三类：给整个设计一个仿真文件、给整个设计多个仿真文件、给设计里每个 block 各自一个仿真文件。这三种不是随便选的，对应三种不同的项目状态。

单文件最省事，一次仿真导出整个设计的 VCD，路径写一行就完事。问题是波形体积随规模爆炸，几百万 instance 的设计跑一天仿真，VCD 能到几十上百 GB，工具读波形的时间比算功耗还长。多文件适合分模块跑回归的场景：每个模块单独仿真、单独导出，工具按时间轴把多个文件的活动拼起来。按块拆则适合层次化设计，各 block owner 各自给自己的波形，顶层只负责汇总，责任边界清楚，哪块波形缺失一目了然。

# 多文件 / 按块给波形的写法示意 set_option vcd { /work/sim/core_0_200us.vcd /work/sim/dma_0_200us.vcd /work/sim/periph_0_200us.vcd }

多个文件之间的时间窗要对齐，否则工具会按各自文件的起止时间做归一化，算出来的平均翻转率是错位的。我一般要求所有 block 的波形从同一个复位释放时刻开始截，长度一致，这样合并后的活动在时间上才有可比性。

时间窗的选择比文件数量更重要。复位段和初始化段一定要排除，那里翻转率极高但没有代表性，混进去会把平均功耗抬高一大截。稳定工作窗口截多长？经验值是覆盖至少一个完整的业务周期，比如一次完整的帧处理、一次完整的总线事务序列，短于这个长度，翻转率的统计噪声会盖过真实差异。

2.3 wireload 估计：RTL 阶段最大的系统误差源

RTL 阶段没有真实互连，net 电容只能估。三条路：用工艺库里自带的 wireload model（按 fanout 查表得到 cap）、用用户自定义的 wireload、用从网表提取出来的实际电容。早期只有 RTL 的时候只能用库里的 wireload model，它的假设是“fanout 越大线越长”，对规则布局的模块还算靠谱，对顶层长线、跨模块总线基本是瞎猜。顶层 net 的电容误差可以到几倍，这是 RTL 功耗估计绝对值不可信的主要原因。

提示：把 RTL 阶段算出来的总功耗当签核数，是最常见的误用。它的正确用法是看趋势、看相对占比、找热点，绝对值等有了网表电容再说。

wireload 的配置还有一个容易忽略的点：不同层次可以用不同的 wireload model。顶层用保守的大模型、模块内部用小模型，比全设计一个模型更接近实际。这个设置通常跟着工艺库走，库文件里会定义一组 model，项目里指定用哪个。跑第一次的时候建议把 wireload 相关的报告打开，看看工具给每个层次分了什么 model、估出来的总 cap 是多少，这个数和后来网表提取的 cap 差多少，心里就有数了。

2.4 用 SDC 把时序上下文喂进去

SDC 在功耗估计里的作用经常被低估。除了定义时钟周期（直接决定 switching power 的频率项），它还影响 activity 的传播路径：哪些路径是 false path、哪些是 multicycle、clock gating 的 enable 在时序上是否满足检查条件。SDC 缺失或者不完整，工具会按默认规则传播活动，结果偏保守但也偏离谱。

时钟定义要写全：主时钟、generated clock、clock uncertainty。generated clock 漏了，下游分频域的翻转率会按主时钟算，功耗虚高。clock gating check 相关的约束也要给，因为后面 Power Reduce 判断一个 enable 能不能安全 gating，靠的就是这部分时序信息。input/output delay 影响边界 net 的 activity 传播假设，虽然对内部逻辑影响不大，但顶层接口多的时候会累积成可见偏差。

3. 让 RTL 的数逼近门级：Vt 混库、电容反标与时钟树信息的四步校准

3.1 Vt mix：先跑 PEVTDIST，再把生成的 SGDC 落回 RTL

多 Vt 工艺下，同一个逻辑功能的 cell 在库里有 lvt、svt、hvt 好几份，leakage 能差三到五倍。RTL 阶段还没做 Vt 分配，工具不知道某个 instance 最终会用哪一档，只能取默认，leakage 自然偏。手册给的解法是两步：先在网表上跑 PEVTDIST 规则，统计每个 instance 实际用的 Vt 分布，输出一份 SGDC；再把这份 SGDC 应用到 RTL 设计上，让 RTL 估计按同样的 Vt 比例去分配 cell。

# 第一步：网表侧跑 Vt 分布统计，产出 SGDC # goal 名与规则名以版本为准，PEVTDIST 是这条规则的核心标识 spyglass -project netlist_vt.prj -goal <vt分布统计相关goal> -batch # 产物形如 vt_distribution.sgdc，内容大致是分层次的 Vt 比例

# 第二步：把生成的 SGDC 挂到 RTL 项目里 set_option sgdc {/work/constraints/vt_distribution.sgdc}

这套流程的价值在于把“RTL 不知道 Vt”这个信息缺口补上了。做完之后 leakage 的偏差能从数量级降到可接受范围。有个前提：网表必须是同一版 RTL 综合出来的，跨版本用 Vt 分布等于拿旧地图找新路。另外 PEVTDIST 的输出是统计比例，不是逐 instance 绑定，所以它改善的是整体 leakage 量级，不是某个模块的精确值。

3.2 从网表提取电容，回灌 RTL 的 wireload

这一步解决的是 2.3 里提到的 wireload 误差。做法同样是两步：先在网表设计上提取每个 net 的电容，再把提取结果做成自定义 wireload 应用到 RTL 设计。手册里把这两步写得很清楚，第一步在 netlist 设计上执行电容提取，第二步把结果作为 custom wireload 挂到 RTL 上。

# 应用从网表提取出来的自定义 wireload set_option custom_wireload /work/calib/extracted_wireload.txt

提取文件的格式跟着工具版本走，一般是一张 fanout 到 cap 的映射表，或者按层次给的平均 cap。这里有个取舍：提取值来自某一版综合网表，综合策略一变（比如 ungroup 程度变了），net 的 fanout 分布就变了，提取值需要重做。我一般把这一步和综合版本绑定，综合脚本改了就跑一次，不跨版本复用。

3.3 时钟树信息 scavenging 与 define_clock_tree

RTL 阶段没有时钟树，clock net 上既没有 buffer 也没有长线，时钟路径的电容和翻转被严重低估。时钟网络在先进工艺里能占总动态功耗的三到四成，这块漏了，估计值没有参考意义。手册给的做法叫 scavenging：从已有的时钟树信息里把关键参数捞出来，生成 define_clock_tree 约束，再应用到 RTL 设计。

# 生成并应用时钟树约束，参数名以版本为准 define_clock_tree -name cts_main -root clk_main -buffer_count 42 -levels 6

约束里至少要说清三件事：时钟根在哪、树上有多少级 buffer、每级的等效电容大概多少。有了这些，工具在 RTL 上就能模拟出一条“虚拟时钟树”，把 clock net 的 switching power 补上。数据来源可以是后端的 CTS 报告，也可以是上一版项目的 SPEF 里提取的时钟网络参数。

注意：scavenging 拿到的是别人项目的时钟树形态，工艺、频率、布局密度不一样就不能直接套。跨项目复用前先确认时钟频率和 std cell 库是不是同一档。

3.4 set_cell_allocation 的使用条件与限制

这条约束用来指定某段逻辑用哪个库的 cell，典型场景是评估“把某个模块整体换成 hvt 能省多少 leakage”。它有前置要求：涉及的库必须已经读进来、instance 路径要能精确匹配、目标 cell 的功能和驱动能力要能对上。手册里专门列了这条约束的限制，实际操作中主要卡在两点：一是跨层次匹配容易失效，路径写得太宽会匹配到不该改的 instance；二是对 black box 和 macro 无效，那些不是标准 cell。

# 把 core 下 alu 子树的 cell 强制分配到 hvt 库，评估 leakage 收益 set_cell_allocation -from_lib std_lvt -to_lib std_hvt -instance {u_core/u_alu/*}

用这条约束做 what-if 分析很顺手：同一版 RTL 跑两遍，一遍默认分配、一遍强制 hvt，两次 leakage 的差值就是这个模块的优化上限。但它只是估计，不产生真实网表，别拿这个数去承诺功耗指标。

3.5 多 PVT corner 与 power intent 的组织方式

corner 的组织原则是“先单点跑通，再铺开”。典型组合是 process（tt/ff/ss）× voltage（标称/低压）× temperature（高温/低温），全铺开是十几个组合，每个组合一份库一份约束，runtime 线性增长。实操里先跑 tt 标称电压常温，把流程和报告口径确认好，再按项目关心的极端组合挑三到四个跑。leakage 最差通常在 ss + 高温，dynamic 最差通常在 ff + 低压，这两个必跑。

power intent 是另一块容易漏的输入。设计里有电源域划分、power down 区域、isolation cell、level shifter，这些信息不给工具，power down 域会按全开算，功耗虚高。给了之后，工具能按域的状态算：某个域关断时，它的 leakage 归零、动态功耗归零，跨域的 isolation 和 level shifter 的额外功耗也能算进去。UPF 或 CPF 文件里的域定义、关断序列、保持寄存器的处理方式，都要和设计文档对得上。

4. 门级估计吃 RTL 波形：映射启发式、匹配率与报告口径

4.1 三条映射路径：启发式、约束辅助、显式绑定

门级网表的 net 名和 RTL 的 net 名通常对不上。综合会改名、会 ungroup、会做 retiming、会插入 clock gating cell 和 scan mux，名字和结构都变了。要把 RTL 仿真波形用到门级设计上，就得先建立映射。手册给了三条路径：工具内置的智能启发式、用 SDC 命令辅助、用 SGDC 做显式映射。

启发式的逻辑是按名字模式、驱动关系、拓扑结构去猜，命中率取决于综合保留了多少命名信息。约束辅助是用 SDC 里的层次和路径信息缩小匹配范围。显式映射最可靠但最费人力，适合关键模块——把 RTL 层次路径和门级 instance 一对一绑死，匹配率能到接近 100%。

# SGDC 侧显式映射的写法示意，具体约束名以版本为准 define_rtl_mapping -rtl_path u_core/u_alu/u_reg_0 -gate_path u_core/u_alu_reg_0_

实际项目里三条路是混用的：主体靠启发式，关键模块补显式映射，剩下未匹配的看报告逐个处理。

4.2 matching report 怎么读：先看未匹配的方向性

匹配报告里会分三类：matched、RTL 侧未匹配、gate 侧未匹配。读报告的第一步不是看匹配率数字，是看未匹配的方向。

RTL 多出来、gate 没有，通常是综合把逻辑优化掉了——常量传播删掉的寄存器、被证明不可达的分支、被 retiming 合并的触发器。这类未匹配是正常的，不用管。gate 多出来、RTL 没有，多半是综合新增的结构：clock gating cell、scan mux、buffer、delay cell。scan 相关的全部排除，它们只在测试模式下翻转，功能模式下是死的。剩下的 clock gating cell 和 buffer 需要人工确认，因为它们的 activity 要从被 gating 的寄存器反推。

# 匹配报告通常在项目输出目录下，按 goal 名分文件夹 # 重点关注 unmatched 列表里的方向标记和层次分布

匹配率低到什么程度要停下来处理？我的经验线是低于 70% 就先别跑功耗，先把映射问题解决。低于这个数，波形覆盖率撑不起平均功耗的统计意义，后面的热点分析全是噪声。

4.3 black box 与 megacell：别让它们悄悄变成零

设计里的 black box（还没拿到实现的 IP、第三方加密模块）和 megacell（memory、PLL、ADC、温度传感器）如果不显式建模，工具默认按零功耗或者按接口估一个极小值处理。一块 SRAM 的功耗能占模块总功耗的三成，漏掉它，结论完全反了。

black box 的处理方式是给一个典型功耗模型：按接口的翻转率乘一个估算系数，或者直接给固定的 leakage + dynamic 数值。megacell 要显式定义并给功耗数据，手册里专门有一节讲怎么定义和报告 megacell 的功耗。memory 的功耗数据一般从 memory compiler 的输出里拿，按读写频率、使能占空比、bank 访问模式算。

还有一个细节是 internal power table 的外推控制。库里的 internal power 是二维表，input transition 和 output load 超出表的索引范围时，工具会外推。外推的误差可以很大，特别是 load 特别小或者特别大的极端情况。手册里给了控制外推的选项，可以关掉外推让工具报 warning，也可以限制外推范围。我一般在外推 warning 数量超过阈值时去查，看看是不是库的索引范围没覆盖实际工况。

4.4 Dashboard 与 Datasheet：三个功耗口径别混

功耗结果按三个分量给：leakage、internal、switching。Dashboard 给汇总视图，Datasheet 按层次展开。读报告时最常犯的错是把不同口径的数混着比：这一版的 total power 含不含时钟树、internal power 里含不含 clock pin 的功耗、leakage 是典型状态还是最差状态。

metrics 描述那一节值得花时间看一遍，每个字段的定义、单位、计算方式都写了。比如 total power 在不同报告里可能一个含 IO 一个不含，跨报告对比之前先确认口径。Datasheet 按层次展开时，父层次的数是包含子层次的，别重复累加。

4.5 Activity Browser：定位热点的正确姿势

Activity Browser 把仿真活动按层次、按信号类型排序呈现。找热点的顺序是：先看模块级功耗排序，锁定前三；再看这几个模块内部的 annotation 覆盖率；覆盖率低的模块，功耗数是默认翻转率撑起来的，先解决波形覆盖问题再谈优化。

Schematic 视图能把活动数据标在电路上，单看一个 cell 的所有 terminal 的翻转情况，也能看某个 terminal 关联的仿真数据。调试时这功能很省事——发现某个 net 的翻转率高得离谱，直接在 schematic 上点开看是哪个 driver 在抽风，比翻波形快得多。

5. Power Reduce 规则怎么落到网表：clock enable 识别与跨层次 gating

5.1 隐式 clock enable：从数据通路里把条件捞出来

最常见的功耗浪费是“寄存器每个周期都在翻转，但大部分周期的值不变”。RTL 里的写法是if (!en) q <= q;，综合通常会认出这是带 enable 的寄存器并插一个 ICG。但如果 enable 条件藏在组合逻辑深处、拆在多个 always 块里、或者绕了几层 mux，综合就可能认不出来，乖乖插一个每周期都翻转的触发器。

Power Reduce 的隐式 clock enable 规则干的就是这件事：从数据通路的反馈结构里把“值保持不变”的条件识别出来，报成 gating 机会。报告里会给机会的位置、enable 条件的表达式、预估的功耗收益、以及建议的改法（改 RTL 让综合能认，或者让工具在网表上插 gating）。

读这类报告要有筛选：enable 条件里带复位信号的、带测试模式信号的、带跨时钟域同步器输出的，一律先放着。这些条件 gating 之后功能风险高，收益再大也不划算。

5.2 强化已有 gating 与显式 enable 的重构

已经有 ICG 的寄存器组，enable 条件可能太宽。典型情况是整个模块共用一个 enable，实际只有一小部分寄存器需要更新。规则会报出这种“可细分”的机会：把一个粗粒度 enable 拆成几个细粒度条件，让不同寄存器组独立 gating。

显式 clock enable 的优化是另一类：RTL 里写明了 enable，但写法冗余，比如多个相邻的 enable 条件可以用一个更早的信号合并，或者 gating 点可以往上游提。这类优化收益不如隐式识别大，但风险低，改起来也简单，适合在项目后期做增量收敛。

5.3 跨层次边界与选择性优化

默认情况下，gating 分析不跨 hierarchy 边界。原因很实际：跨层次改网表影响面大，综合和后端都不好接。但跨层次的 gating 机会恰恰不少——子模块内部的寄存器是否更新，往往由父模块给的某个控制信号决定，只看子模块内部，这个条件是“外部输入”，看不出规律。

打开跨层次分析后，规则会把父模块的控制信号和子模块的寄存器关联起来，报出跨边界的 gating 机会。这类机会的收益通常比模块内的大，但落地要走 RTL 修改——在父模块把条件传下去，或者在子模块接口上加 enable 端口。

选择性优化用来控制影响范围：只对指定的 module 或 instance 做分析，避免全局改动带来的验证成本。手册里给了选择性优化的适用条件和示例，核心是路径要写准，写宽了等于全局开，写窄了等于没开。

5.4 stability condition 与 observability don't care

这两种是放松保守度的技术。默认的 gating 判断很保守：只有逻辑上严格等价于“值不变”才报。stability condition 的思路是，如果数据在时钟沿前后一段窗口内稳定，那么即使逻辑上不是严格保持，gating 也不会采到错值。observability don't care 的思路是，如果下游在某段时间内不观测这个输出，那输出冻结掉也没关系。

两种技术的收益都比常规 gating 大，因为它们能覆盖那些“逻辑上会变、实际上无害”的场景。代价是需要额外的形式化保证：稳定性窗口要靠时序分析给，ODC 条件要靠逻辑推理证。手册里把这两块的适用条件和验证要求写在一起，用之前建议把验证流程走一遍，别只看收益数字。

5.5 memory power reduction 的支持边界

memory 的功耗优化单独成章，因为它和标准单元的 gating 逻辑不一样。规则覆盖的技术包括：chip enable 的精细化控制、读写使能的分离、bank 级 gating、以及访问模式的优化。支持的 memory 类型在手册里有明确列表——单端口 SRAM、双端口 SRAM、寄存器文件，每种的支持程度不同。

用之前先确认你手上的 memory 在不在支持列表里。不在列表里的 memory，规则不会报，别以为是没机会。另外 memory 的功耗模型要提前准备好，没有 memory 的 .lib 功耗数据，规则算不出收益，报告里只有机会没有数字。

6. 五个翻车现场：从匹配率掉到三成到黑盒悄悄归零

6.1 匹配率只有三成：先怀疑 ungroup 和改名

现象：门级功耗估计跑完，matching report 显示 RTL 侧匹配率 32%，波形覆盖率极低，算出来的功耗和默认翻转率几乎一样。

原因：综合脚本里开了较激进的 ungroup，把多层层次压平了，寄存器名被重新生成；同时 RTL 里的 generate 块展开后命名规则和门级对不上。启发式匹配靠名字和拓扑，名字全变了，拓扑又被优化打乱，命中率自然崩。

解决：先确认综合的 ungroup 策略，在综合脚本里对关键模块加 dont_touch 或保留层次；再对压平的模块用 SGDC 做显式映射，把 RTL 路径和门级 instance 绑起来。做完之后匹配率能回到 85% 以上。血泪经验是：功耗估计的匹配问题要在综合脚本阶段就考虑，等网表出来了再补，成本翻倍。

6.2 波形覆盖率 20%：时间窗和复位段惹的祸

现象：Activity Browser 里大部分模块的 annotation 覆盖率在 20% 上下，报告里一堆 net 用的是默认翻转率。

原因：导出的 VCD 从仿真 0 时刻开始，前 30% 是复位和初始化，这段时间大量信号是常量或者固定模式；有效工作窗口只占文件的后半段，工具按整个文件时长做平均，覆盖率被稀释。另一个原因是 VCD 的 scope 层次和 RTL 顶层差了一层，工具匹配不上。

解决：重新导出波形时从复位释放后开始截，长度覆盖至少一个完整业务周期；导出前确认 VCD 的 scope 路径和 RTL 顶层名一致。改完覆盖率能到 80% 以上。这件事没有捷径，波形不对，后面所有分析都是白做。

6.3 leakage 偏了一个数量级：Vt mix 没做

现象：RTL 估计的 leakage 比后来网表算出来的高五到八倍，dynamic 部分倒是接近。

原因：没做 Vt mix 校准，工具按默认（通常是 lvt）分配所有 cell，lvt 的 leakage 比 hvt 高好几倍，全网都用 lvt，总量自然爆。另一种情况是混了库，std cell 用 tt，IO 用 ff，leakage 表对不上。

解决：按 3.1 的两步流程走一遍，先网表跑 Vt 分布，再回灌 RTL。做完 leakage 偏差能收敛到一个可接受区间。这里有个前提别忘：网表和 RTL 必须是同一版，跨版本校准等于白做。

6.4 black box 悄悄归零：报告里最安静的那个坑

现象：某个模块的功耗占比异常低，点进去看，里面一大块 IP 的功耗是零。

原因：IP 还没交付实现，RTL 里是个空壳，工具按 black box 处理，默认零功耗。报告不会报错，因为从工具角度看这个设计是合法的。

解决：给 black box 补一个典型功耗模型，按接口翻转率估或者直接给固定值；megacell 显式定义并挂上 memory compiler 给的功耗数据。补完之后模块占比会恢复正常。这个坑的隐蔽性在于它不报错，只能靠人工核对模块功耗占比来发现——所以每次跑完估计，我都会扫一遍各模块的功耗排序，看有没有明显不合理的低值。

6.5 gating 规则报了几百条，一条都不敢改

现象：Power Reduce 跑完，隐式 clock enable 报了三百多条机会，逐条看下来，一大半是测试逻辑、复位路径、跨时钟域同步器。

原因：没有配置排除规则。测试模式下的 scan chain、DFT 专用的 mux、复位分发网络，这些在功能模式下本来就不翻转或者不允许 gating，规则不知道这些约束，全当机会报出来。

解决：在约束里把这些逻辑排除掉——按信号名模式排除 test/scan 相关、按 instance 路径排除复位分发和同步器、按 clock domain 排除跨域路径。排除之后机会数量会降到几十条，逐条评估的工作量就可控了。别嫌排除麻烦，几百条噪声里挑真机会，比先排除再评估累得多。

7. 用相关性工具箱做对账：把一次估计变成可复用的回归门禁

RTL 估计跑出数只是及格线，能说清“这个数为什么和门级差 15%”才算过关。手册里那套 Power Correlation Toolbox 就是干对账的，四个旋钮：tune synthesis effects、control simulation information、model parasitics、adjust voltage。每个旋钮对应一类偏差来源，思路是拿一次门级结果当基准，逐项调 RTL 侧的假设，看哪一项能把偏差吃掉。

实操顺序我一般反过来：先用 simulation information 确认波形覆盖率够不够，覆盖率不到 80% 先别动其他旋钮，那是数据问题不是模型问题；再用 model parasitics 换掉 wireload；然后用 synthesis effects 对齐 cell 映射；最后才动 voltage。每调一项跑一次，记录偏差变化，形成一张对账表。

# 对账时把每组参数固化成独立 prj，避免手改参数互相污染 cp power_est.prj corr_step1_sim.prj cp power_est.prj corr_step2_para.prj cp power_est.prj corr_step3_syn.prj # 依次跑，结果目录按 step 分开 for s in sim para syn; do spyglass -project corr_step_${s}.prj -goal <估计goal> -batch done

每组参数单独一个 prj 文件，结果目录分开，这样偏差归因才清楚。手改同一个文件跑三遍，回头根本想不起来哪一版对应哪个假设，这是我自己踩过的坑。

对账做到偏差稳定在可接受区间之后，把这套参数固化成模板，挂到每次 RTL 提交触发的回归里。门禁的判定条件不看绝对值，看两条：总功耗相对上一版的变化是否超过阈值，以及波形覆盖率和匹配率是否跌破下限。这两条能挡住大部分“不小心引入的功耗回退”。

从那以后我每次开新项目，第一件事不是跑功耗，而是先把匹配率和波形覆盖率这两个前置指标跑出来看一眼，不达标就不往下走。这两个数不对，后面所有报告都是一张好看的废纸。希望帮到你。

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