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24位Sigma Delta模数转换器，光看这几个字，很多人第一反应是“分辨率够高”，但真正在项目里用起来，才发现事情远没有“高位数”这么简单。我在精密测量和音频采集的项目里和这类ADC打了多年交道，从最初照着数据手册抄电路，到后来能自己根据系统指标倒推调制器参数，中间踩过的坑不算少。这篇文章不打算做架构科普的搬运工，而是把24位Sigma Delta A/D Converter从原理到实操的关键问题一次讲透：为什么它能做到24位、这24位里有多少是真实可用的、电路上哪些细节决定了你最终拿到的究竟是20位还是23.9位，以及最常见的故障怎么定位。

1. 为什么是Sigma-Delta：高分辨率背后的架构逻辑

1.1 从奈奎斯特到过采样：普通ADC的天花板在哪

要理解Sigma Delta ADC为什么能做到24位，得先从传统ADC的瓶颈说起。传统逐次逼近型（SAR）或流水线型ADC，原理上都是“一次量化一个采样点”，分辨率每增加1位，比较器或电容阵列的匹配精度要求就翻倍。典型的SAR ADC要做到16位，内部的DAC电容失配通常要控制在0.001%级别，这对工艺和版图设计是非常苛刻的要求。做到18位以上，成本和功耗都急剧上升，再往上走几乎不现实，因为制造工艺的随机失配给了一个物理天花板。

Sigma Delta的思路本质上是对这个天花板的绕行。它不追求“每一次量化都很准”，而是刻意用一个极低分辨率的量化器（常常只有1位，也就是一个比较器）以极高的速度反复采样，然后利用反馈环路把量化误差的频谱整形到目标频带之外，最后在数字域做滤波抽取，把带内信噪比“攒”出来。这种“以时间换精度”的做法，避开了模拟器件匹配精度的硬约束，把精度难题转移到了数字域，而后者的成本在摩尔定律下是不断下降的。

1.2 噪声整形：量化噪声是怎么被“赶走”的

Sigma Delta的核心动作有两个：过采样和噪声整形。过采样容易理解，就是用远高于奈奎斯特频率的采样率去工作。假设信号带宽是20kHz，奈奎斯特要求采样率至少40kHz，如果ADC实际工作在5.12MHz，过采样率OSR就是128倍。过采样本身能把量化噪声的底均匀摊薄到更宽的频段里，让带内噪声功率降低，但单靠过采样，每提高一倍OSR，信噪比只增加约3dB，换算成分辨率只多0.5位，效率太低。

噪声整形才是真正的灵魂。调制器里的积分器构成了一个反馈环路，它的特性决定了量化噪声在环路里被“高通滤波”了，也就是说，低频段的噪声被大幅压低，高频段的噪声被抬高。这样一来，虽然量化器本身可能只有1位，但经过环路整形后，带内噪声被压到极低的水平。拿一阶调制器来说，带内噪声每提升一倍OSR大约降低9dB，相当于1.5位；二阶调制器则能做到15dB，2.5位。实际设计里用三阶、四阶甚至更高阶的调制器，配合256或更高的OSR，24位理论信噪比完全足够，关键的问题反而转移到了电路非理想因素上。

1.3 24位的真正含义：别忘了“有效位数”这件事

这里必须给很多初次接触的人提个醒：数据手册上写“24-Bit”，并不代表你的系统真的能做到24位无噪声分辨率。24位指的是数字输出字的位数，也就是内部数字滤波器的字长。真正能体现性能的是信噪比（SNR）、无杂散动态范围（SFDR）和有效位数（ENOB），这三个指标通常是在特定数据速率、特定输入频率、特定基准电压下测出来的。

举个很常见的例子：某款24位Sigma Delta ADC，在增益设置为1、数据速率为20SPS时，噪声是1.4uVrms，基准电压5V，满量程输入范围对应大概5Vrms的正弦信号。此时理论无噪声分辨率约20.7位，有效分辨率（峰值分辨率）约23.3位。注意，这两个数字差了不少，很多商用仪表的“真正精度”标的是无噪声分辨率而不是有效分辨率。所以拿到手册后先看的是Noise-Free Bits这一栏，这才是你系统里可靠稳定的位数。

2. 核心细节拆解：一个24位Sigma Delta ADC的构成

2.1 调制器：从“一阶”到“高阶”的取舍

调制器是Sigma Delta ADC的模拟核心。最简单的是一阶结构，一个积分器加一个比较器，稳定性好，但噪声整形能力弱，要达到高分辨率需要极高的OSR，功耗不划算。实际高性能产品里用二阶到五阶的都有，阶数越高，理论上带内噪声越低，但稳定性问题也随之而来。

高阶调制器存在一个经典矛盾：量化器增益的不确定性，加上环路滤波器高增益，在特定输入幅度下容易引发不稳定，输出会出现大幅低频振荡。所以设计时通常要加系数缩放，把环路增益和积分器输出摆幅限制在安全范围。这里补充一个实操中很关键的点：不要自己从头“调”调制器系数，除非你确实在做芯片设计。用成品ADC时，理解调制器阶数主要是为了看懂噪声性能和输入过载点的关系。比如高阶调制器在输入接近满量程时，SNR会迅速恶化，甚至出现“过载”现象。如果你的系统需要处理接近满量程的大信号，记得在数字域或模拟前端做裕量设计，不要让信号长时间顶到ADC输入的95%以上。

2.2 数字抽取滤波器：最终分辨率的真正“制造者”

调制器输出的是一串高速、低位宽（通常1位或几位）的数据流，如果直接拿这些数据去用，带宽内噪声虽然被整出去了，但高频噪声依然存在，而且数据速率太高没法直接用。所以Sigma Delta ADC内部必然有一套数字滤波器，它的任务是双重：一是滤掉带外整形噪声，二是降采样，把高速数据流变回奈奎斯特速率的数据字。

这块滤波器类型对应用影响很大。最常见的两种：Sinc滤波器（也叫CIC滤波器）和FIR滤波器。Sinc滤波器实现简单，通带内有较明显的滚降，存在一定幅度失真，适合不需要关心通带平坦度的场合；FIR滤波器线性相位特性好，通带波动小，适合音频和高精度测量场景。这里需要注意的细节是，不同厂商的数据手册里“数据速率”和“建立时间”这两个参数关系非常关键，尤其是做多通道扫描或数据采集切换时。

举个例子：某款ADC数字滤波器是Sinc3结构，数据速率设在10SPS时，一个转换结果对应约300ms的建立时间。如果你的应用是快速轮询多个传感器的信号，结果会发现通道切换后前几个数据点不准，这就是滤波器“记忆效应”在作怪。更合理的做法是选择支持“单次转换模式”或具备快速建立选项的芯片，或者在切换通道后故意丢掉前N个样本，具体N取决于滤波器阶数和数据速率。很多工程问题，根源不在模拟前端，而是对数字滤波器特性的理解不够。

2.3 时钟、基准源与模拟前端：决定“能不能到24位”的隐形因素

Sigma Delta ADC对时钟抖动比对SAR敏感得多。原因在于调制器依赖对电荷的精确积分，采样时钟的随机抖动会直接转化为采样噪声，而且这个噪声是宽带白噪声，不会像量化噪声那样被整形。换句话说，时钟抖动给系统加了一个“底噪”，你再怎么优化带宽设置也压不下去。手册里通常会给一个参考时钟或主时钟的抖动建议，比如几分之一的皮秒级别，实测时用普通晶振通常没问题，但如果你不小心用了廉价的RC振荡器或经过长链路分频的时钟，性能可能直接掉好几个位。

基准源是另一个容易被低估的角色。24位ADC的全量程从几十分之一伏到5V都有，假设满量程5V，1LSB对应约0.3uV，基准源的噪声和温漂如果不是足够低，噪声会直接叠加上去。常见的经验法则是基准源噪声应该低于ADC本身的输入参考噪声，否则系统的总噪声被基准主导。这里推荐的使用习惯是：给基准源预留单独的供电和去耦，不要用LDO输出直接当基准，哪怕LDO指标看起来很好。

模拟前端更不必多言。任何在ADC输入端的运放噪声、失调漂移、带宽限制，都会直接加到信号链上。对于24位系统，严格意义上的“前端噪声预算”是设计开始时就要拆解的，而不是等PCB板子回来了再补救。我在后续的实操部分会详细展开怎么估算。

3. 从数据手册到实际电路：24位ADC的使用要点

3.1 输入配置与参考源：单端还是差分

24位Sigma Delta ADC绝大多数都支持差分输入，有些同时支持单端。这里建议你在条件允许时尽量用差分：差分输入能共模抑制地噪声和电源噪声，还能让信号摆幅加倍（相对单端而言），对动态范围的提升是实打实的。特别是传感器信号走线比较长或环境电磁干扰比较明显的现场，差分带来的好处尤为突出。

但是差分输入也要求前端电路能够提供真正差分、对称的信号。比如很多传感器输出的其实是单端信号，如果你只是把正端接信号、负端接地，看起来“也是差分输入”，但实际上共模信号不匹配，CMRR的优势就发挥不出来。我见过不少项目，把ADC设成差分模式，但前端就是一颗运放跟随器输出接P端，N端直接接AGND，结果测量噪声和单端模式一样，甚至更差。正确的做法是用一颗全差分ADC驱动器，比如低噪声全差分运放，把单端信号转换为真正平衡的差分对，再送入ADC。

3.2 基准源配置：除了电压精度还要看驱动能力

24位ADC的基准输入看起来功耗不大，但在内部采样电容充放电的瞬间，会有动态电流脉冲。如果基准源输出阻抗偏高，这些脉冲就会导致基准电压毛刺，转化成不相关的噪声和线性度下降。所以基准源选型不能只看初始精度和温漂，还要看它能不能“扛得住”这种动态负载。常见的选择是低噪声基准芯片，比如ADR45xx系列或类似品质的基准，配合低ESR的钽电容或陶瓷电容做输出去耦。有些ADC会把基准输入和基准缓冲分开，如果芯片内置了基准缓冲，外部基准源的压力会小一些。

另外要注意基准电压的建立时间。尤其在多通道系统里，如果你用模拟开关切换不同通道，或切换增益后立刻开始转换，基准源和采样电容可能还没稳定，第一个转换值可能就不准。经验操作是：切换通道或增益后等待至少几十到几百微秒再开始转换，具体看基准大电容的尺寸和源阻抗。

3.3 布局与接地：一个24位系统的物理细节

很多工程师在PCB布局上栽跟头，因为24位系统的物理布局要求和普通数字电路完全不同。首先，模拟电源和数字电源必须分区，不要共用一个LDO或直接铺在同一块铜皮上。理想的布局是以ADC为中心，左边走模拟输入与模拟电源，右边走数字接口与数字电源，模拟地与数字地单点连接（通常在ADC下方或封装散热焊盘处）。

去耦电容不要只放一种容值。我习惯的做法是每个电源引脚放一个10uF的X7R陶瓷电容加一个0.1uF的C0G电容，这样低频和高频都能兼顾。电容要尽量靠近引脚，过孔就近打到内层地平面。数字信号线（尤其是SPI或I2S时钟线）不要平行走得太长，更不要在ADC下方穿过，否则数字翻转噪声会耦合到模拟输入上。

还有一点容易被忽略：输入走线的布线与屏蔽。24位系统对输入端的漏电流非常敏感，如果PCB的漏电流电阻不够大，等效于在输入端加了一个偏置电流，造成失调和漂移。因此保持输入节点周边的PCB表面尽量干净，必要时用电场屏蔽环把输入走线围起来，但要注意屏蔽环必须连接到正确的模拟地电位上，否则反而引入噪声。

4. 常见问题排查与实操经验记录

4.1 输出数据跳动、噪声过大的排查

这是24位ADC使用中最常见的故障现象：没接信号或输入短接时，输出数据应该是稳定的，但实际读出来低位一直在跳。首先不要急着怀疑ADC芯片坏了，按下面顺序排查能省不少时间。

第一步检查电源。用示波器看模拟电源和基准引脚，确认没有大幅纹波。纹波超过几毫伏就要处理，通常和去耦位置、LDO选型有关。第二步看时钟输入，用频谱仪或示波器看主时钟沿上的抖动，如果抖动过大，优先换成低抖动晶振。第三步断开外部输入，把ADC输入引脚直接短路到共模电压，看输出噪声是否回到手册典型值范围。如果回到典型值，说明问题出在前端信号链或输入走线屏蔽上；如果噪声依旧很大，问题在ADC自身周边电路或配置寄存器上。

有个案例我印象很深：一个客户反馈14位有效分辨率都达不到，排查了一整圈发现是SPI时钟线上串了太大的阻尼电阻，导致数据上升沿变缓，数字滤波器内部误码率升高。这种故障很隐蔽，因为接口通信看起来正常，数据也能读出来，但性能就是不对。

4.2 数据速率与滤波器设置误区

很多人不理解为什么调高数据速率后噪声变大。字面上看，更高的数据速率意味着每个样本的转换时间更短，等效的滤波带宽更宽，自然噪声更大。但实际调的时候要注意区分两类噪声：量化/整形噪声和热噪声。数据速率提高时，Sinc滤波器的带宽变宽，带进更多整形后的高频噪声，因此有效位数下降得很快。这不是芯片有问题，而是系统设计上没有做“预期管理”。

如果应用中要求既快又准，就需要考虑两个方向：一是选用更高阶/更高OSR的ADC，同时提高主时钟频率；二是在后级加额外的数字均值滤波。请注意后级滤波不会改变单次采样的有效位数，只能通过多次平均来改善随机噪声的影响。这个区别在被测信号本身就是慢变信号时很好用，但如果是快速瞬态信号，就要谨慎使用均值滤波，否则会抹平信号的峰谷细节。

4.3 避免“数字地噪声串入模拟域”

不少系统是单电源供电，模拟部分和数字部分共用同一个电源轨。这种情况下，如果MCU在SPI通信时切换大量IO，会产生地弹噪声，干扰ADC数字接口的同时也可能耦合到模拟部分。我的习惯是：数字接口电流不大，串接几十欧电阻做缓冲隔离是可以接受的；如果系统里数字活动特别频繁，可以考虑用数字隔离器（比如SPI隔离）从物理上把模拟地和数字地彻底分开。但注意，隔离器本身会增加信号延迟和少量抖动，对建立时间和时钟性能有影响，设计时需要评估。

还有一种常见现象是“ADC读数有周期性跳变”。这类周期性跳变往往和系统中某个周期性事件对应，比如周期性唤醒的射频模块、PWM开关频率等。排查时可以用示波器在ADC的DRDY/数据准备好引脚上触发，观察噪声是否和某个事件同步。如果同步，就要从布局、电源和屏蔽上隔离这个干扰源。这种问题如果只靠调寄存器，往往收效甚微。

5. 选型与实践建议：什么场景真正需要24位

5.1 和SAR ADC的架构比较

谈24位Sigma Delta ADC之前，有必要把它和SAR ADC放在一起看，因为不少应用里两者是竞争关系。SAR ADC的优势是采样速率高、建立时间短、延迟低，适合多通道同步采样、逐点快速扫描等场景；劣势是在高分辨率下成本高、前端模拟设计难度大。Sigma Delta ADC则恰恰相反：分辨率可以做得很高，数字滤波器提供了天然的抗混叠能力，但延迟和建立时间相对较长，不适合高速逐点采样。

以温度测量为例，热电偶信号变化很慢，毫秒级建立时间完全够用，此时24位Sigma Delta ADC配合内部可编程增益放大器，可以做到很高的分辨率；如果换成16位SAR，反而需要在模拟前端加一堆滤波和放大电路，系统复杂度更高。反过来，如果做电机控制的电流检测，需要对几kHz的PWM波形做逐点采样，SAR的延迟低和同步能力就更有优势，这时硬上24位Sigma Delta反而会因为滤波器建立时间导致波形失真。

5.2 项目选型时最容易忽略的三个参数

很多人选ADC时只看位数和数据速率，但有三个参数经常被忽略。第一个是“无噪声分辨率/有效分辨率”，这决定了你系统的真实精度边界，前面已经强调过，不再赘述。第二个是“输入阻抗”，Sigma Delta ADC在直接连接高阻抗传感器时，输入电流会导致直流失调和增益误差，尤其是普通CMOS开关采样结构的芯片；在选型或设计时要特别关注输入缓冲，如果芯片没有内部缓冲，前端就得设计独立的驱动级。第三个是“工作温度下性能漂移”，有些芯片在常温下指标很好，但温漂很大，不能满足宽温应用。

这些参数如果只靠数据手册首页对比，肯定不够。我在评估一款新ADC时，会先把手册里的典型应用电路图从头到尾过一遍，把每颗外部元件的选型和安装位置一一对应好，再根据实际使用环境做针对性测试，而不仅仅是跑一次理想测试板就确认选型。24位系统是典型的“木桶效应”，任何一块短板都会拖累整体性能，所以规划阶段多做一步，后面的返工就能少很多。

根据我这些年的项目经验，24位Sigma Delta ADC能不能发挥出真实性能，很大程度上取决于你对系统噪声预算的掌控力。很多人把注意力放在芯片选择上，忽略了时钟、基准、电源、布局这些外围因素，结果拿到手的数据比预期差了好几位。反过来说，只要把这些基础打牢，用主流商用芯片达到22位以上的有效分辨率是完全可以做到的。这个工程量不在芯片本身，而在你对整个信号链的全局理解。