企业官网建设流程全解析

1. 布图规划不是“画框框”，而是物理设计的生死线

刚入行做数字IC后端的那会儿，我被安排进一个28nm SoC项目，负责floorplan阶段。当时觉得不就是把几个大模块——CPU、GPU、DDR控制器、各种IP核——在芯片画布上摆整齐吗？打开EDA工具，拖拽、缩放、对齐，不到半天就交了初稿。结果第二天早会，后端主管盯着我的floorplan文件沉默了三分钟，最后只说了一句：“你这版布图，流片回来大概率是废片。”后来我才明白，他没说的是：布图规划（Floorplanning）根本不是视觉排版，而是整颗芯片物理实现路径的第一次也是最关键的决策点。它决定了时序收敛的天花板、功耗分布的合理性、信号完整性的基础、甚至最终PPA（Performance-Power-Area）指标能否达标。业内有句老话：“floorplan定生死”，不是夸张——它一旦出错，后续所有步骤都在错误的地基上盖楼，越往后改，代价越大。轻则反复迭代数周，重则推翻重来，错过流片窗口。而这个“生死线”的核心，恰恰就藏在三个看似简单却环环相扣的维度里：宏单元（Macro）的物理占位与约束、电源网络（Power Grid）的拓扑骨架、以及I/O Pad Ring的电气与热力学边界。这三个要素，任何一个处理不当，都会在后续的布局布线（Place & Route）、时序分析（STA）、功耗仿真（Power Analysis）中引爆连锁反应。比如，我把DDR PHY IP放在了芯片中心，结果发现高速信号线要绕行整个die才能连到内存控制器，时序裕量直接崩掉；又比如，电源网格的金属层宽度和间距没按IR Drop仿真结果预留，后仿一跑，核心电压跌落超标，芯片在高温下直接锁死。这些都不是工具报错能立刻定位的问题，而是从floorplan那一刻就埋下的定时炸弹。所以，今天这篇，我不讲PPT里的概念定义，也不列教科书式的流程步骤，就带你回到真实项目现场，拆解布图规划到底在规划什么、为什么这么规划、以及那些只有踩过坑的人才敢说的实操铁律。

2. 宏单元布局：不是“摆位置”，而是“定路径”与“控耦合”

宏单元（Macro），比如SRAM Block、PLL、ADC/DAC、高速SerDes PHY、定制化IP核，它们不是普通标准单元，而是物理尺寸巨大、内部结构固定、接口引脚位置不可变的“硬块”。在布图规划阶段，它们的摆放绝非简单的几何占位，而是一场对芯片全局互连路径、信号完整性、功耗热分布的预演与博弈。

2.1 宏单元的物理约束必须前置量化

很多新人以为，只要把宏单元放进die area里，不重叠、不越界就算完成。这是致命误区。真正的约束远不止于此，必须在floorplan前就完成量化建模：

• 引脚（Pin）位置与方向约束：以一个典型的64KB SRAM Macro为例，其读写数据总线（DQ[63:0]）通常集中在某一边（比如Bottom边），地址线（ADDR[15:0]）和控制信号（WE#, OE#）则分布在相邻两边。如果把它放在芯片左上角，那么DQ总线就必须向右横跨整个芯片去连接Memory Controller——这直接导致长线RC延迟剧增，时序无法收敛。因此，宏单元的pin map必须与它所服务的主控模块（如CPU或MCU）的物理位置形成“短距耦合”。实操中，我会先用Excel整理所有宏单元的pin map，标注每组关键信号的pin group位置（Top/Bottom/Left/Right）和数量，再结合顶层模块的接口定义，反向推导出每个宏单元的“最优象限”。

• 金属层使用限制（Metal Layer Usage Constraint）：不同工艺节点对宏单元可使用的金属层有严格规定。例如，在16nm FinFET工艺中，SRAM Macro的顶层金属（M9/M10）通常被锁定为内部VDD/VSS供电网络，外部布线禁止使用。如果floorplan时没意识到这点，把需要大量顶层布线的高速总线（如AXI总线）规划在紧邻SRAM的区域，后期布线工具会因金属资源枯竭而报错，且无法通过增加track数解决。因此，必须提前从Foundry提供的Design Rule Manual（DRM）中提取每个宏单元的metal layer usage table，并在floorplan草图中标注其“金属禁区”。

• 热密度（Thermal Density）与散热通道：宏单元是芯片的“发热大户”。一个128KB SRAM在满负荷工作时，局部热密度可达5W/mm²以上。若将其与另一个高功耗模块（如GPU Shader Core）紧邻放置，中间又没有预留足够宽的散热沟道（Heat Sink Channel），则局部结温（Junction Temperature）会飙升，导致晶体管迁移率下降、时序恶化，甚至热失控。实测中，我们曾将两个大型SRAM并排放置，间距仅20μm，后仿结果显示热点温度超120°C，芯片在85°C环境温度下工作不到1小时即失效。最终解决方案是在两者之间强制插入一条宽度≥50μm、填充dummy metal并接地的散热隔离带。因此，floorplan阶段必须导入热仿真模型（如ANSYS Icepak的简化版），对每个宏单元标注其典型功耗（Typical Power）和峰值功耗（Peak Power），并据此规划最小安全间距。

2.2 “软宏”与“硬宏”的混合布局策略

并非所有宏单元都是“硬块”。有些IP（如某些DSP Core或加密引擎）提供的是“软宏”（Soft Macro），即RTL代码+物理库，其面积和形状可在一定范围内调整。而另一些（如Foundry提供的标准SRAM Compiler生成的Block）则是“硬宏”（Hard Macro），尺寸完全固定。混合布局时，必须遵循“硬宏先行、软宏适配”的铁律。

• 硬宏锚定法（Hard Macro Anchoring）：首先将所有硬宏（尤其是I/O相关的PHY、PLL等）根据其电气约束（如PLL需远离数字噪声源、USB PHY需靠近Package Ball Map）固定在die的特定区域。例如，PLL必须放在die的四角之一，且周围100μm内禁止放置任何开关活动高的数字逻辑；USB 2.0 PHY的差分信号线长度匹配要求严格，因此必须紧邻对应的Package Ball，其位置由封装设计反向决定。这些硬宏的位置一旦确定，就成为floorplan的绝对坐标原点。

• 软宏弹性填充法（Soft Macro Elastic Filling）：在硬宏锚定后，剩余的“空白区”才是软宏的舞台。但这里的“空白”不是几何意义上的空地，而是满足时序、功耗、布线拥塞度（Congestion）三重约束的可行域。我们会用脚本批量生成多个软宏的面积-长宽比（Aspect Ratio）组合，然后在floorplan工具中进行“what-if”分析：将不同组合放入同一区域，观察其对周边硬宏引脚连线长度的影响。例如，一个AES加密引擎软宏，若采用1:2的长宽比，其数据输入口恰好正对CPU的AXI Slave接口，连线长度最短；若采用2:1，则需绕行，增加2个buffer级数。最终选择的不是面积最小的版本，而是“全局连线加权长度”最优的版本。这个过程，本质上是在用软宏的物理形态去“缝合”硬宏之间留下的电气缝隙。

提示：切忌在floorplan阶段过度优化单个软宏的面积。曾有同事为节省0.5% die面积，将一个Cache Controller软宏压缩到极限长宽比，结果导致其内部时钟树布线拥塞，后续CTS（Clock Tree Synthesis）阶段不得不插入额外缓冲器，反而增加了整体面积和功耗。记住：floorplan的目标是全局PPA最优，而非局部面积最小。

3. 电源网格：看不见的“生命线”，却是压垮芯片的最后一根稻草

如果说宏单元布局是芯片的骨骼，那么电源网格（Power Grid）就是它的循环系统。它不参与逻辑运算，却承载着整个芯片的电流命脉。一个设计不良的电源网格，不会让你的芯片立刻宕机，而是在特定工况下——比如CPU全核满频运行、GPU渲染高帧率游戏、DDR突发传输——悄然引发IR Drop（电压降）和Electromigration（电迁移），让芯片在实验室里表现完美，却在量产终端设备中频繁死机、重启，成为最棘手的“偶发性故障”。

3.1 IR Drop预算必须驱动网格拓扑设计

IR Drop的本质是欧姆定律：ΔV = I × R。其中I是瞬时电流，R是电源网络的等效电阻。而R又由金属层的电阻率ρ、截面积A、长度L共同决定（R = ρ × L / A）。因此，IR Drop预算不是拍脑袋定的数字，而是基于芯片的动态功耗模型反向推导出来的。

• 动态电流波形建模：不能只看平均功耗。必须用UPF（Unified Power Format）描述不同power domain的开关活动（Switching Activity），并结合仿真波形（如VCD或FSDB）提取最恶劣的电流瞬态（Current Transient）。例如，一个ARM Cortex-A72 core在从idle状态唤醒并执行一段密集计算时，其VDD电流会在2ns内从10mA飙升至3.2A，这个di/dt高达1.6×10⁹ A/s。如此剧烈的电流变化，会在电源网络的寄生电感上产生巨大的感应电压（V = L × di/dt），叠加在IR Drop上，形成“Ldi/dt noise”，这是高频噪声的主要来源。

• 网格层级与金属宽度的协同设计：针对上述瞬态电流，电源网格必须分层应对：

  • 全局层（Global Grid）：使用最厚的顶层金属（如M9/M10），宽度≥2μm，间距≤4μm，构成主干“动脉”，负责将芯片封装Ball引入的电流分配到各功能区域。其设计目标是将DC IR Drop控制在<3% VDD以内。
  • 区域层（Regional Grid）：在每个宏单元（如CPU Cluster）周围，用中层金属（如M7/M8）构建更细密的“毛细血管网”，宽度≥1.2μm，间距≤2.5μm。其作用是快速吸收局部电流尖峰，抑制Ldi/dt noise，将AC IR Drop（即瞬态压降）控制在<5% VDD峰峰值内。
  • 本地层（Local Grid）：直接嵌入标准单元行（Standard Cell Row）内部，用底层金属（如M1-M3）构成“微循环”，为每个逻辑单元提供就近供电。其宽度虽小（≥0.3μm），但密度极高，是抑制单元级电压波动的关键。

实操中，我们曾在一个12nm项目中，因低估了GPU Shader Core的瞬态电流，将区域层网格间距设为3μm。流片回片测试时，GPU在运行《Genshin Impact》高画质场景下，屏幕出现规律性条纹闪烁。事后用EMIR（Electro-Migration & IR Drop）工具回溯分析，发现Shader Core区域的AC IR Drop峰值达8.7% VDD，导致部分像素处理单元供电不足。解决方案是将该区域的M7层网格间距从3μm收紧至1.8μm，并在关键路径旁增加两条额外的VDD/VSS strap。修改后，AC IR Drop降至3.2%，问题彻底消失。

3.2 电源网格的“避让哲学”与物理验证闭环

电源网格不是画在空白处的，它必须与信号布线、宏单元、甚至晶圆制造的光刻工艺共存。因此，“避让”是其设计的核心哲学。

• 与信号线的垂直交叉原则：电源网络的金属走线（尤其是VDD/VSS strap）应尽量与关键信号线（如时钟线、高速数据总线）呈90度交叉。这是因为平行长距离走线会产生显著的耦合电容（C_coup）和互感（L_mutual），当信号线发生翻转时，会在电源线上感应出噪声，反之亦然。在floorplan阶段，我会在工具中开启“Power Net Highlight”模式，手动检查所有关键信号路径下方是否有连续的VDD/VSS strap。若有，且无法改变信号走向，则必须在strap上开槽（Slotting）或插入屏蔽线（Shielding Line），但这会削弱其载流能力，需重新计算IR Drop。

• 与宏单元的“零间距”禁忌：硬宏单元的电源引脚（Power Pin）通常位于其边界。电源网格的strap必须与宏单元的物理边界保持一个最小间距（Minimum Spacing），这个值由Foundry的Design Rule定义，通常为0.5μm~1.2μm。但更重要的是，这个间距必须大于宏单元封装时的Die Attach工艺公差。曾有一个项目，floorplan时将VDD strap紧贴SRAM Macro的Bottom边放置，间距刚好满足DRM。但量产时，因Die Attach胶水的流动性和固化收缩，导致部分芯片的SRAM Macro实际位置偏移了0.8μm，使得strap与Macro的金属焊盘发生微短路（Micro-short），良率骤降至65%。教训是：在floorplan中，对所有宏单元的电源/地引脚区域，必须额外添加一个“工艺漂移余量”（Process Shift Margin），通常取DRM间距的2倍。

• 物理验证（PV）的早期介入：电源网格设计完成后，绝不能等到PR（Place & Route）结束才做LVS（Layout vs Schematic）和DRC（Design Rule Check）。必须在floorplan阶段就导出电源网络的简化版GDS，并用PV工具进行“Pre-Route Power Integrity Check”。重点检查：所有VDD/VSS网络是否真正连通（无Open）、是否存在意外短路（Short）、strap宽度是否处处满足最小要求、以及关键节点的等效电阻是否超标。这个检查，能在几小时内发现90%以上的电源网络结构性错误，避免后期返工。

4. I/O Pad Ring：芯片与世界的“海关”，规则比想象中更严苛

I/O Pad Ring，常被简称为“Pad Ring”，是围绕芯片die边缘的一圈特殊单元，它既是芯片与封装、PCB之间的电气接口，也是物理保护、ESD（静电放电）防护、以及热传导的第一道防线。很多人以为Pad Ring只是把一堆I/O cell按顺序排成一圈，但事实上，它的设计规则之繁杂、约束之严苛，远超绝大多数人的想象。一个设计不当的Pad Ring，轻则导致某个接口（如USB或PCIe）在特定温度下通信失败，重则让整颗芯片在量产测试中因ESD失效而被全部判废。

4.1 Pad Ring的“黄金分割”：功能Pad、ESD Pad与Dummy Pad的精密配比

Pad Ring不是功能Pad的简单集合，而是一个由三类Pad按严格比例和位置关系构成的有机整体：

• 功能Pad（Functional Pad）：承载实际信号，如GPIO、UART、I2C、SPI、高速SerDes等。它们的数量和类型由SoC的系统架构决定，但其在Ring上的物理位置并非随意。例如，所有高速差分信号（如PCIe TX/RX, USB DP/DM）必须成对出现，且间距必须严格匹配封装Ball Pitch（球栅间距），通常为0.4mm或0.5mm。若floorplan时未将这对Pad的中心距精确设置为0.4mm，后续封装设计将无法匹配，导致信号完整性灾难。

• ESD Pad（ESD Protection Pad）：为每个功能Pad（尤其是模拟和高速IO）提供静电泄放路径。其数量并非1:1。根据JEDEC标准，一个I/O Pad Ring上，ESD Pad的总数必须至少达到功能Pad总数的20%，且必须均匀分布在Ring上，不能全部挤在某一侧。更重要的是，ESD Pad必须与功能Pad之间保持一个“最小泄放距离”（Minimum Discharge Distance），这个距离由ESD器件的击穿电压和工艺决定，通常为15μm~30μm。如果这个距离过小，ESD事件发生时，电流可能直接击穿功能Pad的栅氧；如果过大，则泄放路径阻抗过高，起不到保护作用。

• Dummy Pad（Dummy Fill Pad）：这是最容易被忽视，却至关重要的角色。它的唯一作用是保证Pad Ring的机械强度和电镀均匀性。在芯片制造的后道工序（如Wafer Probe和Die Saw）中，Pad Ring需要承受探针的压力和切割刀片的振动。如果功能Pad和ESD Pad分布不均，导致Ring局部过于“稀疏”，该区域在切割时极易产生微裂纹（Micro-crack），进而影响芯片可靠性。因此，Dummy Pad的插入必须遵循“密度均衡”原则：将Pad Ring按角度等分为8段（每段45度），每段内的总Pad数（功能+ESD+Dummy）必须相差不超过±2个。实操中，我会用Python脚本自动计算每段当前Pad数，并在缺口处插入Dummy Pad，确保全局密度偏差<5%。

4.2 Pad Ring的“热-电-力”三维协同设计

Pad Ring的设计，必须同时满足热学、电学和力学三重物理约束，缺一不可。

• 热学约束：热阻（Thermal Resistance）与结温（Junction Temperature）：I/O Pad本身是热源，尤其在驱动大电流负载（如LED背光或Motor Driver）时。Pad Ring的金属走线（特别是VDDIO和VSSIO）会传导热量。因此，Pad Ring的宽度（Width）和厚度（Thickness）必须足够，以降低其热阻R_th = L / (k × A)，其中L是热流路径长度，k是金属导热系数，A是截面积。一个常见的错误是，为了节省面积，将Pad Ring的宽度设计得过窄。结果在高温老化测试（HTOL）中，Pad Ring局部温度过高，加速了金属电迁移，导致I/O功能间歇性失效。我们的经验是：Pad Ring的宽度不应小于其对应I/O cell高度的1.5倍，并且在高功耗I/O（如DisplayPort）附近，必须额外增加散热Via（通孔）阵列，将热量快速导至背面散热焊盘。

• 电学约束：IR Drop与信号完整性（SI）：Pad Ring上的VDDIO和VSSIO网络，是整个I/O域的电源。其IR Drop直接影响I/O驱动器的输出摆幅和上升/下降时间。例如，一个3.3V LVCMOS I/O，若VDDIO因IR Drop跌落到3.0V，其高电平输出电压（VOH）会相应降低，可能导致接收端无法正确识别逻辑“1”。因此，在floorplan阶段，必须对Pad Ring的VDDIO/VSSIO网络进行独立的IR Drop分析，其DC压降必须<2% VDDIO。同时，Pad Ring的走线电感（Inductance）会劣化高速信号的边沿质量。对于10Gbps的SerDes，Pad Ring的VDDIO/VSSIO loop电感必须<10pH，这要求其走线必须尽可能短、宽，并采用多层堆叠（如M8+M9双层VDDIO）。

• 力学约束：封装应力（Package Stress）与Die Warpage：芯片封装时，环氧树脂（Epoxy）在固化过程中会产生收缩应力，这种应力会传递到die边缘，导致Pad Ring发生微变形（Warpage）。如果Pad Ring的刚度（Stiffness）不足，这种变形会拉扯I/O Pad与封装Ball之间的焊点（Solder Joint），造成虚焊或开裂。因此，Pad Ring的金属层必须足够厚（通常要求≥3层金属堆叠），且在四个角（Corner）必须插入“加强筋”（Reinforcement Bar），即一段加宽加厚的金属条，其宽度是常规Pad Ring的2倍，以抵抗角部应力集中。这个细节，在大多数教科书里都不会提，却是量产良率的关键。

注意：Pad Ring的最终宽度，不是由I/O cell数量决定的，而是由上述“热-电-力”三重约束中，最严苛的那个决定的。实践中，我们总是先计算热约束所需的最小宽度，再用该宽度去跑IR Drop仿真，若不满足，则加宽；再用加宽后的宽度去评估力学变形，若仍不满足，则必须在角部增加Reinforcement Bar。这是一个典型的“约束驱动设计”（Constraint-Driven Design）过程。

5. 布图规划的终极检验：从“静态视图”到“动态仿真”的跨越

布图规划的交付物，从来不只是一个静态的GDS文件或一张漂亮的floorplan图。它的终极价值，体现在它能否经受住后续所有物理实现环节的“动态压力测试”。一个真正合格的floorplan，必须在进入Placement之前，就通过一系列前瞻性的仿真与分析，证明其具备支撑整颗芯片成功流片的潜力。这一步，是区分“能用”和“好用”的分水岭。

5.1 拥塞度（Congestion）热力图：预见布线的“交通瓶颈”

拥塞度，指的是在某个区域，可用的布线轨道（Routing Track）数量与实际需要布线的Net数量之比。拥塞度>1.0，意味着布线资源不足，工具将被迫使用更高层金属、插入更多vi a、或增加buffer，从而劣化PPA。而拥塞度的根源，往往在floorplan阶段就已埋下。

• 早期拥塞预测（Early Congestion Estimation）：在宏单元和Pad Ring布局完成后，我会立即在floorplan工具中运行“Congestion Estimation”功能。它不进行真实布线，而是基于每个宏单元的pin density（引脚密度）、pin location（引脚位置）以及它们之间的逻辑连接关系（Netlist），估算出每个区域的布线需求。结果以热力图（Heatmap）形式呈现：红色代表严重拥塞（>0.9），黄色代表中度拥塞（0.7~0.9），绿色代表宽松（<0.7）。这张图，就是floorplan的“CT扫描”。

• 拥塞根源的归因分析：看到一片红色区域，不能只想着“加宽通道”。必须深挖原因。常见根源有三：

  1. 宏单元引脚朝向冲突：例如，CPU Cluster的AXI Master接口全在Bottom边，而它要连接的DDR Controller的AXI Slave接口却全在Top边。这迫使所有AXI总线必须垂直穿越整个芯片，形成“布线走廊”，必然拥塞。解决方案是调整DDR Controller的旋转角度（Rotation），使其Slave接口转向Bottom边。
  2. 高扇出（High-Fanout）Net的汇聚点：一个全局复位信号（global_rst_n）可能扇出到数百个模块。如果这些模块在floorplan中被分散在die的各个角落，那么rst_n net就会像一张网一样覆盖全chip，导致全域拥塞。解决方案是在floorplan中，为这类高扇出net规划一个“星型拓扑中心”，将所有被驱动模块围绕该中心布置。
  3. 电源网格的过度侵占：过密的电源strap会占用大量底层金属资源，挤压信号布线空间。此时，需要在拥塞区域，战略性地减少一层电源strap的密度，转而依靠上层金属（如M8/M9）来承担更多电流，因为上层金属的布线资源更丰富。

5.2 时序驱动的floorplan：让“时钟树”在蓝图上就生长

时序收敛是后端设计的圣杯，而时钟树综合（CTS）是达成圣杯的关键一步。一个糟糕的floorplan，会让CTS变成一场噩梦。因此，floorplan必须是“时序感知”的（Timing-Aware）。

• 时钟源（Clock Source）与关键路径（Critical Path）的地理绑定：时钟信号从PLL出发，经过分频、门控，最终到达每一个触发器（Flip-Flop）。这条路径的延迟，主要由线长（Wire Delay）决定。因此，在floorplan阶段，就必须将PLL放置在“时钟域”的地理中心。例如，一个包含4个CPU core的Cluster，其理想PLL位置不是在Cluster的几何中心，而是在4个core的“时序中心”——即到每个core的平均线长最短的点。这通常需要通过脚本，基于每个core的物理坐标，计算其加权几何中心（Weighted Geometric Center），权重为其内部触发器数量。

• 时钟树“主干道”的预留：在CTS阶段，工具会自动生成时钟树的主干（Trunk）和分支（Branch）。主干通常是最高层金属（M9/M10）上的宽线，以降低RC延迟。因此，在floorplan中，必须为时钟主干预留一条“绿色通道”（Green Corridor），宽度至少为20μm，且该区域内禁止放置任何宏单元或高密度标准单元。这条通道，应该从PLL出发，径直通往各个主要功能模块的中心。我见过最惨的案例，是有人把一个大型SRAM Macro正好放在PLL到GPU的直连路径上，结果CTS工具被迫将时钟主干绕行，增加了12ps的延迟，直接导致GPU的critical path无法收敛，最终只能牺牲频率。

• 时序弧（Timing Arc）的早期建模：在floorplan阶段，虽然还没有具体的单元布局，但可以基于宏单元的pin位置和逻辑连接，用“虚拟连线”（Virtual Connection）建立初步的timing arc模型。然后，用STA工具（如PrimeTime）进行一次“粗粒度”时序分析。目标不是得到精确的slack值，而是识别出哪些路径的“线长延迟”占比已经超过了70%。如果某条路径的线长延迟占比过高，说明其两端模块的物理距离太远，必须在floorplan阶段就进行调整。这是一种“用时序反馈指导物理布局”的闭环思维。

5.3 实战中的“三轮迭代”工作流：从草图到冻结

一个成熟的floorplan，绝非一蹴而就。在我的项目实践中，它必然经历严格的“三轮迭代”：

• 第一轮：功能与约束驱动（Function & Constraint Driven）
  目标：满足所有硬性约束（Hard Constraints）。
  动作：放置所有硬宏（PLL, PHY, SRAM）、规划Pad Ring、定义电源网格骨架、标注热密度与IR Drop预算。
  输出：一份“约束合规性报告”，列出所有检查项（如：PLL位置符合DRM、Pad Ring ESD Pad占比22%、VDDIO IR Drop <1.8%）。

• 第二轮：PPA导向优化（PPA-Oriented Optimization）
  目标：在约束合规的前提下，追求PPA最优。
  动作：基于Congestion Heatmap调整宏单元位置；基于Timing Arc分析优化时钟域布局；基于热仿真微调散热通道。
  输出：一份“PPA预测报告”，包含预估的die面积、关键路径频率、典型功耗。

• 第三轮：物理验证闭环（Physical Verification Closure）
  目标：确保floorplan能无缝衔接后续流程。
  动作：运行Pre-Route DRC/LVS；进行Pre-Route EMIR分析；导出简化GDS，用PV工具做全芯片LVS/DRC；与封装团队联合Review Ball Map匹配性。
  输出：一份“物理验证签核报告”，所有PV项100%通过，且无任何“waiver”（豁免项）。

只有当这三轮迭代全部完成，并且所有报告都获得前后端负责人、封装工程师、Foundry PDK支持工程师的联合签字确认后，floorplan才能被正式“冻结”（Frozen）。冻结之后，任何变更都需要走正式的ECO（Engineering Change Order）流程，并评估其对PPA、schedule、cost的全面影响。这个“冻结”仪式，标志着布图规划从一个设计草案，真正升华为一颗芯片的物理基因蓝图。

我在实际项目中发现，那些跳过第二轮PPA优化、或者在第三轮PV中遗留waiver就匆忙冻结的floorplan，100%会在后续的PR或Signoff阶段遭遇重大危机。而坚持完成这三轮的项目，即使遇到意外，也能在可控范围内快速修复。布图规划，终究是一场与物理定律的深度对话，敬畏规则，方得始终。