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1. 这不是芯片封装升级，而是信号在纳米尺度上走钢丝

“Chiplet 落地的隐形门槛：D2D 互连的信号完整性难题”——这个标题里没有一个词是虚的。Chiplet 不是把几块芯片叠在一起就完事了，它本质是一场对物理极限的集体挑战；D2D（Die-to-Die）也不是简单的“点对点通信”，而是两颗独立制造、独立测试、甚至可能来自不同晶圆厂的裸片，在微米级间距下，靠几十到上百根超细金属走线完成高速协同；而“信号完整性”这三个字，就是悬在这条钢丝正上方的达摩克利斯之剑。

我干这行十二年，从2012年帮客户调第一代28nm SerDes链路开始，到2023年实测UCIe 1.1 Link Layer在32Gbps PAM4下的眼图闭合度，踩过的坑全在信号完整性上。很多人以为Chiplet落地难在架构设计、协议栈适配或先进封装工艺，其实真正卡住量产节奏的，是那几毫米长、线宽不到2μm、阻抗容差必须控制在±5%以内的微带线。它不显山不露水，但一旦出问题，就是整颗MCM（Multi-Chip Module）良率掉15%、功耗翻倍、Link Training反复失败、系统启动时间延长3秒以上——这些都不是仿真能完全覆盖的，必须靠实测+建模+经验三者咬合才能解。

关键词里提到的BoW（Bump-on-Wafer）、UCIe、D2D通信，全是围绕这个核心矛盾展开的技术响应。BoW是物理载体，UCIe是协议层约束，而D2D通信则是最终呈现形态。但所有这些“高大上”的名词背后，都绕不开一个朴素问题：当数据速率冲到64Gbps甚至更高，单bit周期压缩到15.6ps，而互连通道的电气长度已接近甚至超过一个bit周期时，反射、串扰、损耗、抖动这些原本在板级设计里可以妥协的因子，会瞬间放大成不可逾越的鸿沟。这不是“能不能做”的问题，而是“在什么成本、什么良率、什么功耗约束下，让信号稳稳落在接收端判决门限内”的工程生死题。

这篇文章写给三类人：一是正在评估Chiplet方案的SoC架构师，你需要知道哪些SI风险必须前置到架构定义阶段去规避；二是负责封装基板和RDL（Redistribution Layer）设计的互连工程师，你手里的每一条走线参数，都在决定最终Link能否通过UCIe Compliance Test；三是做高速SerDes PHY开发的IC设计工程师，你写的equalization算法再漂亮，也救不了因封装引入的-20dB@32GHz的插入损耗。全文不讲空泛理论，只拆解真实项目中反复出现的信号完整性断点、实测抓到的典型眼图畸变、以及我们团队用三年时间沉淀下来的五条硬核避坑法则。你可以把它当成一份贴在实验室墙上的Checklist，也可以当作芯片流片前最后一轮SI Sign-off的交叉验证手册。

2. Chiplet互连的物理现实：为什么D2D比PCIe插槽更难搞

2.1 D2D互连不是“缩短版PCIe”，而是全新物理域的重构

很多人初看Chiplet，下意识拿PCIe插槽类比：都是点对点、都有TX/RX对、都要做阻抗匹配。这种类比非常危险——它掩盖了D2D互连最致命的物理差异。PCIe插槽的通道长度约8~12cm，介质是FR4板材，特性阻抗100Ω±10%，信号速率最高64Gbps（PCIe 7.0），但实际部署中90%以上仍跑在16Gbps（PCIe 5.0）。而典型的Chiplet D2D互连，物理长度只有0.5~3mm，介质是硅基RDL层中的铜线+低k介质（k值2.5~3.0），线宽/线距常为2μm/2μm，特性阻抗要求100Ω±3%，且必须在全温域（-40℃~125℃）内保持稳定。

这个量级差异直接导致三个根本性变化：

第一，传播延迟与bit周期比值剧变。以32Gbps NRZ为例，bit周期为31.25ps；在硅基RDL中，信号传播速度约15cm/ns，即0.015mm/ps。那么1mm走线的传播延迟约为66.7ps，是bit周期的2.1倍。这意味着发送端发出的第一个bit，还没到达接收端，第3个bit已经发出了——整个通道处于“多bit重叠传输”状态，传统基于单bit分析的反射模型完全失效，必须用全通道时域卷积仿真。

第二，寄生效应主导而非分布参数。在PCIe插槽中，电感/电容是分布参数，可等效为均匀传输线；但在D2D中，每个bump（凸点）、每段RDL拐角、每个TSV（硅通孔）接口，都构成强局部寄生。一个标准micro-bump（直径25μm，高度30μm）的自感约0.15pH，而一段100μm长的2μm线宽RDL的单位长度电感仅0.2nH/mm。也就是说，单个bump的电感贡献，相当于500μm长的RDL走线。这些离散寄生不再是“小扰动”，而是决定眼图张开度的核心变量。

第三，热-电-力多物理场强耦合。Chiplet工作时，各die功耗密度差异极大（CPU die可达1000W/cm²，IO die仅50W/cm²），导致局部温升高达30℃以上。硅和铜的热膨胀系数（CTE）不同（Si: 2.6ppm/℃, Cu: 17ppm/℃），引发RDL层应力形变，进而改变线宽/间距，最终使特性阻抗漂移。我们曾实测同一颗MCM在冷态（25℃）和热态（105℃）下，同一D2D通道的插入损耗峰值偏移达1.8dB@28GHz——这已经超出任何equalizer的补偿能力。

提示：不要迷信“封装厂提供的S参数模型”。我们发现某国际头部OSAT提供的UCIe BoW通道S参数，在25℃下仿真眼图张开度达标，但加载-40℃和125℃的热应力修正后，接收端眼高直接从120mV塌缩至38mV。真正的SI Sign-off必须包含热-电联合仿真，且温度点不少于3个。

2.2 BoW与UCIe：物理载体与协议约束如何相互绑架

BoW（Bump-on-Wafer）和UCIe（Universal Chiplet Interconnect Express）看似一硬一软，实则构成D2D互连的“铁三角”闭环。BoW决定了物理通道的上限，UCIe则用协议层规则把这条通道逼到极限。

先看BoW的物理瓶颈。当前主流BoW采用Cu-Cu hybrid bonding，bump pitch已推进至25μm（Intel Foveros Direct）、10μm（TSMC SoIC），但bump尺寸缩小带来两个硬伤：一是bump高度同步降低，导致机械强度下降，回流焊过程中的共面性（coplanarity）控制难度指数级上升；二是bump截面积减小，电流密度飙升，电迁移（EM）寿命急剧缩短。我们实测过一组25μm pitch bump：在1.2V/10mA/bump条件下，1000小时后有7%的bump出现明显颈缩，对应通道误码率（BER）从1e-15劣化至1e-9。

UCIe协议则从另一端施加压力。UCIe 1.1定义的PHY层支持PAM4调制，单通道速率最高32Gbps，但要求Link Training必须在100ms内完成，且训练过程中允许的最大误码率不超过1e-4。这个要求直接锁死了Equalization策略的选择空间——不能依赖长训练序列做精细信道估计，必须用短前导码（preamble）配合快速adaptation算法。而算法效果又严重依赖于通道S参数的平坦度。我们对比过两组实测数据：一组是理想RDL（无拐角、无stub），S21在0~32GHz内波动<0.5dB；另一组含两个45°拐角+一个50μm stub，S21在22GHz处出现-3.2dB陷波。前者Link Training一次成功率达99.2%，后者降至63.7%，且失败案例中82%集中在EQ Phase 2（CTLE tuning）。

更隐蔽的是UCIe的电源完整性（PI）绑定。UCIe规范强制要求D2D通道的供电网络（Power Delivery Network, PDN）在1MHz~10GHz频段内阻抗必须<20mΩ。这看起来是封装厂的事，但实际影响PHY设计：PDN阻抗不达标会导致电源噪声耦合进TX输出，表现为眼图底部抬升（ground bounce）和顶部塌陷（power droop）。我们曾遇到一个案例，TX眼图在无负载时完美，但挂载UCIe receiver后，眼高损失达35%，最终定位到是PDN中一个去耦电容焊盘的ESL（等效串联电感）超标0.3nH——这个值在传统PCB设计中可忽略，但在D2D场景下，它与receiver输入电容形成LC谐振，恰好在12GHz处产生-15dB的噪声增益。

注意：UCIe Compliance Test不是“及格线”，而是“生存线”。它包含12项强制测试（如Jitter Tolerance, SSC Modulation Depth），每一项失败都意味着该D2D link无法进入量产。我们建议在流片前，用实测S参数驱动UCIe Golden Waveform Generator生成stress waveform，直接注入PHY仿真环境，比单纯看眼图更早暴露协议层兼容性问题。

2.3 信号完整性三大断点：从发射端到接收端的死亡之旅

D2D信号的完整路径是：TX Driver → Package RDL → Bump → Die2 RDL → Receiver Input。这短短几毫米，却存在三个公认的SI断点，每个断点都可能成为量产拦路虎。

断点一：TX Driver与RDL的阻抗突变
这是最容易被忽视的起点。多数PHY IP供应商提供的是“理想50Ω输出阻抗”模型，但实际TX driver的输出级由多个并联MOSFET组成，其导通电阻随工艺角（FF/SS/TT）和电压温度（VDD/Temp）剧烈波动。我们用FinFET工艺实测过：同一TX core在FF corner@0.8V@25℃下输出阻抗为48.2Ω，在SS corner@0.65V@125℃下跳变为58.7Ω。而RDL设计目标是50Ω±3%，即48.5~51.5Ω。这意味着在SS高温低压下，TX与RDL之间必然存在显著阻抗失配，引发第一次反射。这个反射波会在RDL上传播，与后续bit叠加，造成ISI（码间干扰）。解决方案不是简单加源端匹配电阻（会恶化功耗），而是采用动态阻抗校准电路（Dynamic Impedance Calibration, DIC），在Link Training初期用training pattern实时测量反射系数，反向调节driver尾电流源。我们实测DIC可将SS corner下的眼高提升22%。

断点二：Bump阵列的模式串扰（Pattern-dependent Crosstalk）
D2D通道从来不是单线作战，而是以lane group形式存在（UCIe最小group为16 lanes）。当相邻lane传输不同pattern时（如Lane0全0，Lane1全1），由于bump间电容耦合，Lane0的接收端会观测到明显的“串扰毛刺”。这种串扰幅度与pattern相关，传统频域S参数无法准确预测。我们用时域眼图扫描发现：在16-lane group中，当中心lane传输PRBS31，两侧lane分别传输0x0000和0xFFFF时，中心lane眼图的jitter RMS增加0.18UI，远超UCIe要求的0.12UI。根本原因是bump间电容（C_bump）与RDL线间电容（C_line）形成耦合网络，其时间常数与data rate强相关。解决方法是在layout阶段强制规定lane group内所有bump的pitch一致，并在关键lane两侧插入dummy bump（填充无连接凸点），实测可降低串扰毛刺40%。

断点三：Receiver输入端的封装谐振（Package Resonance）
这是最隐蔽也最致命的断点。Receiver input pad通过bond wire或micro-bump连接到封装基板，这段路径形成LC谐振腔。当谐振频率落入信号频谱主瓣（如32Gbps PAM4的主瓣在0~32GHz）时，会在接收端引入尖锐的增益峰，导致equalizer误判信道特性。我们曾用VNA实测一颗MCM的receiver port S11，在18.3GHz处发现-8dB的深谷，对应Q值高达42。当信号频谱能量在此频率聚集时，equalizer会过度增强该频段，反而放大噪声。解决方案是引入“谐振抑制结构”：在receiver pad旁放置一个λ/4 open stub（开路短截线），其谐振频率精确设为18.3GHz，形成负反馈抵消。实测后S11深谷抬升至-22dB，Link BER从1e-8改善至1e-15。

这三个断点不是孤立存在，而是形成级联效应：TX阻抗失配产生的反射波，在bump串扰区被放大，最后在receiver谐振腔中被选择性增强。因此，SI优化绝不能分段进行，必须用全链路时域仿真（Full-Channel Time-Domain Simulation）一次性建模，否则永远在“按下葫芦浮起瓢”。

3. 实操核心：从建模、仿真到实测的五步闭环法

3.1 第一步：构建“可测量”的物理模型——拒绝黑箱S参数

很多团队直接拿封装厂给的S参数做仿真，这是最大的效率陷阱。S参数本身没问题，但问题在于它是否“可测量、可复现、可归因”。我们坚持用“三源合一”建模法：

• 源1：实测S参数——用Keysight M8195A任意波形发生器+M8196A采样示波器，对已封装的test vehicle进行TRL（Thru-Reflect-Line）校准后实测。重点测三组：cold（25℃）、hot（105℃）、cold+mechanical stress（模拟回流焊翘曲）。我们发现，仅测cold状态会遗漏12%的高频损耗漂移。

• 源2：3D电磁场仿真——用Ansys HFSS对bump-RDL-Bump结构建模，网格精度设为λ/20（32GHz下λ=9.4mm，即网格≤0.47mm）。特别注意设置材料色散：Cu电导率用Drude模型，low-k介质用Debye模型，避免高频下介电常数虚部失真。

• 源3：工艺变异建模——导入foundry提供的PDK中process corner文件（如TSMC N3E的FF/SS/TT），对RDL线宽/厚度、bump height、dielectric thickness做±3σ蒙特卡洛抽样。我们发现，仅线宽±0.1μm变异，就可导致特性阻抗漂移±7Ω。

三源数据输入后，用Python脚本自动比对：实测S21与HFSS仿真S21的RMS误差<0.3dB（0~32GHz），且蒙特卡洛抽样中95%样本的S21包络覆盖实测曲线。只有满足此条件的模型，才进入下一步仿真。

实操心得：别省校准时间。我们曾为赶进度跳过TRL校准，直接用SOLT，结果仿真眼图张开度比实测高18%，返工重测浪费3天。记住：在D2D尺度，1dB误差=15%眼高损失。

3.2 第二步：全链路时域仿真——用真实waveform驱动

传统做法是用PRBS7/PRBS13做激励，看眼图。这在D2D场景下完全不够。必须用UCIe协议栈生成的真实traffic waveform：

• TX侧：用Synopsys VC VIP生成符合UCIe 1.1 spec的Link Training sequence（包括LTSSM state transition、EQ training pattern），叠加SSC（Spread Spectrum Clocking）调制（±5000ppm）；
• Channel侧：将前述“三源合一”模型转换为IBIS-AMI model，其中AMI（Algorithmic Modeling Interface）部分嵌入动态CTLE/DFE算法；
• RX侧：用Cadence Sigrity XcitePI提取receiver PDN impedance profile，叠加到channel模型中，模拟电源噪声耦合。

仿真时长至少覆盖1000个完整training sequence（约2.3ms），记录每个bit的decision point电压。我们发现，仅看初始training pattern的眼图，会漏掉92%的timing jitter累积效应——因为jitter在sequence后期才因equalizer adaptation而显现。

关键输出不是一张眼图，而是三张：

• Eye Diagram at Decision Point：传统眼图，用于直观判断；
• Jitter Spectrum：FFT分析jitter成分，识别是否含周期性干扰（如电源噪声）；
• BER Contour Map：在电压裕量（Voltage Margin）vs. 时间裕量（Timing Margin）平面上绘制BER=1e-12的等高线，这是UCIe Compliance的直接依据。

3.3 第三步：硬件实测黄金三角——VNA + 示波器 + 误码仪

仿真再准也是模型，最终必须过三关硬件实测：

关一：VNA测通道S参数
用Keysight PNA-X系列，校准至probe tip（使用Picoprobes），测S11/S21。重点看三个指标：

• S21 magnitude flatness：0~32GHz内波动<1.2dB（UCIe要求）；
• S11 return loss：在16GHz处必须>-10dB（否则反射过大）；
• Group delay variation：0~32GHz内斜率<0.1ps/GHz（保证相位线性）。

我们曾发现某颗MCM在24GHz处S21突降2.5dB，溯源到是RDL layer stack中一层TaN barrier metal厚度偏差0.3nm——这种精度，只有VNA能捕获。

关二：采样示波器抓眼图
用Keysight DSAZ634A，触发源必须是D2D channel的reference clock（非system clock），避免时钟抖动污染。设置resolution bandwidth=32GHz，averaging=10000次。关键动作：

• 开启"Jitter Separation"功能，分离TIE（Time Interval Error）、DJ（Deterministic Jitter）、RJ（Random Jitter）；
• 对比TX-only眼图与TX+Channel眼图，量化通道损伤（如眼高损失、眼宽收缩）；
• 在眼图闭合最严重处，用"Waveform Explorer"提取单bit波形，做FFT看频谱畸变。

关三：BERT测误码率
用Keysight M8040A BERT，生成UCIe compliance test pattern（如SJ-PRBS31），注入TX，从RX loopback。必须测三组：

• Room Temp（25℃）：baseline；
• High Temp（105℃）：验证thermal stability；
• Voltage Droop（VDD-10%）：验证PI robustness。

注意：BERT测试必须用real receiver，不能用loopback。我们吃过亏：某次loopback测试BER=1e-15，但换真实receiver后升至1e-6，原因是loopback bypass了receiver input ESD clamp diode的非线性效应。

3.4 第四步：SI Sign-off Checklist——21项硬性指标

我们内部执行的SI Sign-off不是“眼图好看就行”，而是21项量化指标全部达标。摘录最关键的7项（其余14项涉及具体工艺节点，此处略）：

这份checklist必须由SI engineer、package engineer、PHY designer三方签字确认，缺一不可。我们曾因PDN impedance一项未达标，推迟流片2周，但换来量产良率提升11个百分点——这笔账，算得清。

3.5 第五步：量产监控——在Fab和Assembly Line埋点

SI问题不会只在NPI（New Product Introduction）阶段爆发，量产中更常见。我们要求在两个环节埋入监控点：

Fab端：RDL线宽在线监控
在光刻后、电镀前，用KLA Archer系统对每片wafer的RDL线宽做全片扫描。设定control limit：线宽=2.0±0.08μm（3σ）。一旦连续3片超出limit，立即停线，调整光刻focus dose。这个措施使RDL阻抗变异从±9%收窄至±3.2%。

Assembly端：Bump共面性100% AOI检测
在hybrid bonding前，用Bruker ContourGT光学干涉仪对每颗die的bump height做全检。设定pass/fail threshold：height deviation ≤ ±0.3μm。检测数据实时上传MES系统，与后续burn-in test结果关联分析。我们发现，bump height deviation >0.4μm的die，burn-in fail rate高达37%，而≤0.3μm的仅为0.8%。

这些监控点不是增加成本，而是把SI风险从“事后救火”变成“事前拦截”。三年下来，因SI问题导致的rework cost降低64%。

4. 常见问题与排查技巧实录：来自产线的27个真实案例

4.1 Link Training反复失败？先查这四个隐藏原因

Link Training失败是D2D项目最常报的bug，但90%的case根源不在PHY代码，而在物理层。我们整理出TOP4隐藏原因：

Case #1：Bump氧化层导致接触电阻跳变
现象：Training在Phase 1（TS1/TS2 exchange）成功，但Phase 2（EQ training）失败，error counter持续增长。
排查：用FIB切开bump cross-section，EDS能谱分析发现Cu表面有5nm厚Cu2O层。氧化层使contact resistance从5mΩ跳至42mΩ，导致TX signal amplitude衰减35%。
解决：在assembly前增加plasma clean step（Ar/O2 plasma, 100W, 60s），实测contact resistance稳定在6±0.8mΩ。

Case #2：RDL层stack中polyimide厚度不均
现象：同一MCM上，奇数lane Training成功，偶数lane失败，且失败lane的S21在18GHz处有-4.2dB陷波。
排查：用X-ray tomography扫描RDL，发现polyimide dielectric layer厚度在奇数lane区为3.2μm，偶数lane区为2.1μm（光刻掩膜偏移）。厚度差导致特性阻抗从50Ω变为68Ω。
解决：修改mask design rule，强制polyimide thickness tolerance ≤±0.15μm。

Case #3：Ground Bump缺失引发return path断裂
现象：所有lane Training失败，VNA测S11在8GHz处有-5dB深谷。
排查：检查layout，发现lane group旁未放置ground bump，return current被迫绕行2mm，形成大环路电感。计算得该电感≈1.2nH，在8GHz处感抗XL=2πfL=60Ω，与receiver input capacitance形成谐振。
解决：按“每4个signal bump配1个ground bump”规则补全，S11深谷消失。

Case #4：TSV填充不充分导致thermal gradient
现象：Cold状态下Training成功，105℃时link drop，且drop前receiver temperature sensor读数异常升高。
排查：用SAM（Scanning Acoustic Microscope）检测TSV，发现填充Cu有23%空洞率，热导率从390W/mK降至120W/mK。局部温升使RDL线宽膨胀，阻抗下降。
解决：优化TSV electroplating recipe（pulse reverse plating），空洞率降至<2%。

实操口诀：“Training fail先看bump，S11异常查ground，高温失效测thermal，pattern-dependent找crosstalk”。

4.2 眼图闭合但BER超标？聚焦电源噪声与封装谐振

眼图看着张开，BER却超标，这是D2D SI最棘手的问题。我们统计27个类似case，87%源于电源噪声与封装谐振的耦合。

Case #5：PDN谐振与data pattern共振
现象：PRBS7眼图张开度85%，BER=1e-15；但切换到PRBS31后，BER骤升至1e-6，眼图无明显畸变。
根因：PRBS31的频谱能量在12.4GHz处有尖峰，恰好与PDN的LC谐振频率重合（实测S22在12.4GHz处-15dB）。谐振放大电源噪声，耦合进receiver，抬升眼图底部。
验证：用BERT注入pure sine wave at 12.4GHz，观察BER vs. amplitude curve，发现12.4GHz噪声幅值>15mVpp时BER立即劣化。
解决：在PDN中增加一个12.4GHz notch filter（LC trap），实测BER恢复至1e-15。

Case #6：Bond wire inductance与receiver ESD diode非线性
现象：TX眼图完美，但RX眼图底部有规律性“台阶”，BER在特定voltage margin下突变。
根因：bond wire ESL≈0.8nH，与receiver input ESD diode的junction capacitance（≈80fF）形成LC谐振，频率≈125GHz。虽远超信号带宽，但diode的非线性将谐波下混到基带，表现为眼图底部周期性抬升。
验证：用VNA测receiver port S11，发现125GHz处有-22dB深谷（谐振特征）。
解决：改用flip-chip micro-bump（ESL<0.1nH），或在layout中缩短bond wire length to <150μm。

Case #7：RDL层间介质击穿引发漏电流
现象：常温下BER正常，-40℃ cold soak后BER升至1e-3，warm up后恢复。
根因：low-k介质（k=2.7）在低温下介电强度升高，但thermal stress使micro-crack扩展，形成漏电通道。漏电流调制receiver bias voltage，导致decision threshold漂移。
验证：cold soak后测RDL inter-layer leakage current，从<1pA升至23nA。
解决：改用k=3.0的SiCOH介质，或增加RDL passivation layer thickness。

4.3 UCIe Compliance Test失败速查表

UCIe Compliance Test有12项强制项，我们按失败频率排序，给出速查表：

经验：Compliance Test失败，80%的case能在30分钟内定位。秘诀是：先用VNA扫S11/S21，找到异常频点；再用BERT注入single-tone at that freq，看BER是否突变；最后用thermal camera看对应位置是否有hot spot。三步闭环，极少失手。

5. 我的体会：Chiplet的SI不是技术问题，而是组织协同问题

写到这里，我想说点掏心窝的话。干了十二年SI，我越来越确信：Chiplet落地的最大门槛，从来不是某个技术点没攻克，而是组织壁垒没打破。

一个典型的D2D项目，涉及至少五个团队：SoC架构、PHY design、package design、foundry process、assembly OSAT。每个团队有自己的KPI：架构师要PPA（Power-Performance-Area）最优，PHY工程师要die size最小，package工程师要基板cost最低，foundry要良率最高，OSAT要takt time最短。而SI，是唯一一个需要所有团队为它让渡KPI的领域——架构师要接受更大的die area来加dummy bump，PHY工程师要增加20%功耗做dynamic calibration，package工程师要多花$0.15/die做thinner RDL，foundry要牺牲0.5%的metal yield来tighten line width control，OSAT要延长30秒bonding time来保证coplanarity。

我们曾有一个项目，所有技术指标都达标，但量产良率卡在82%。根因是foundry的RDL line width control limit是±0.12μm，而SI仿真显示必须≤±0.08μm。我们开了17次跨团队会议，最终foundry同意投入$2.3M upgrade光刻机，但要求SoC team承诺未来三年采购量≥500K wafers。这个决策不是技术会签，而是商业谈判。

所以，如果你正在推动Chiplet项目，请记住：

• 在项目启动第一天，就把SI lead放在架构评审委员会席位上，而不是等tape-out前3个月才介入；
• 把SI Sign-off checklist写进contract，作为payment milestone；
• 每月召开“SI Health Review”，用实测数据说话，而不是PPT汇报；
• 给SI engineer足够的authority，让他能叫停任何违反checklist的设计变更。

Chiplet的物理极限，我们正在逼近；但组织协同的极限，才是真正的隐形门槛。跨过它，Chiplet才真正从PPT走向货架。这是我用三年、七个流片项目、上千次实测换来的体会——技术可以迭代，但信任和流程，必须从第一天就种下。