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“去耦电容要靠近芯片放”，这句话大概是硬件工程师最熟悉的口诀之一。但你要是追问一句“多近才算近”，我见过不少画了三四年板子的工程师，会顿一下，然后补一句“尽量近吧”。再问“那你这块板上电容到芯片的走线有60mil，为什么觉得没问题？”基本就没人接得上了。

这篇文章就是把“尽量近”这三个字掰开揉碎讲清楚。先讲清楚去耦电容到底在拦什么、近的本质是什么；再给一套能落地执行的距离估算方法，顺便把高频去耦里比“距离”更关键的几个坑也一起排掉。适合刚入门PCB设计的工程师，也适合画了几块板但总在电源噪声和EMI上吃暗亏的老手，照着自查一遍，基本能少走很多弯路。

1. 先搞清楚：去耦电容到底在拦什么东西

1.1 芯片开关瞬间，电流在电源网络上发生了什么

数字芯片内部有成千上万个CMOS门，每次翻转都要从电源引脚抽取一笔瞬态电流。这笔电流有两个特点：一方面是陡，上升时间可能就是几百皮秒到几纳秒，di/dt非常吓人；另一方面是短，持续时间通常也就几个纳秒，不像CPU满负荷运行时有持续的安培级电流。

电源路径上只要有寄生电感，瞬态电流就会在上面压出电压跌落，公式就是教科书里那个：

ΔV = L × di/dt

举个例子，一个典型的高速接口电路，瞬态电流变化率按 10mA/ps 算（这在高速芯片里不算夸张），路径上只要有 1nH 寄生电感，跌落就是 10mV。如果电流变化率再上一个量级，跌落就会直接逼近甚至超过电源纹波容忍极限，芯片逻辑开始误触发，就成了硬件工程师最头疼的“疑难杂症”。

去耦电容在这里的角色，相当于在芯片电源引脚旁边放了一个小蓄水池。芯片需要瞬态电流时，优先从旁边的水池取水，而不是从几厘米甚至更远的电源模块走长长的管道“现抽现用”。这个水池的容量对应电容值，而连接水池和芯片的管道粗细长短，对应的就是寄生电感。

1.2 电容不是理想器件，“近不近”由寄生电感说了算

很多工程师的疑问是：我选的电容够大，容值够足，为什么噪声还是压不下去？原因很扎心：因为电容在高频下根本不是理想电容。

一颗普通的MLCC陶瓷电容，等效模型是RLC串联。除了容值C，它自身还有等效串联电阻ESR和等效串联电感ESL。封装越大，ESL越大。0402封装电容的ESL一般在0.3~0.5nH左右，0603更大一点，0.5~1nH。

RLC串联电路存在一个自谐振频率：

f_res = 1 / (2π√(LC))

• 在自谐振频率以下，电容呈容性，容值越大、频段越低，阻抗特性越好；
• 在自谐振频率以上，电容彻底变成感性，阻抗随频率增加而增大，此时你放再大的容值也毫无用处，决定阻抗的是寄生电感。

所以去耦电容能不能“用得上”，取决于自谐振频率够不够覆盖目标频段。而自谐振频率又是由寄生电感决定的。一颗100nF电容，本身ESL是0.4nH，自谐振频率约25MHz；如果通过走线和过孔额外引入2nH寄生电感，总电感变成2.4nH，自谐振频率直接降到10MHz左右。在100MHz的噪声频段，这颗电容基本就是个摆设。

这也是为什么“近”不是目标，“近”的本质是一种手段，手段的核心是控制寄生电感。

1.3 为什么光记住口诀会翻车

基于上面的原理，就能解释很多反直觉的翻车现场：

• 把电容放在芯片背面，以为“背面也算紧贴”。结果电容焊盘要先走一段过孔到另一面，再走一段很长的连线才回到芯片电源引脚，两个过孔加一段长走线，寄生电感轻松多出2nH以上，自谐振频率掉得厉害，等于白放。
• 电容本体贴着芯片，但焊盘到过孔拉了很长一条细线。你看着电容很近，电流回路实际绕了一大圈，回路面积巨大，电感自然巨大。
• 多个电容共用过孔，看起来是并联降阻，实际上后一个电容的电流要穿过前一个电容的地焊盘，共享阻抗把彼此都拖下水。
• 电容放在芯片电源引脚的正对面，但地过孔被拉到板子另一边。高频返回电流是从紧贴地平面的路径流回去的，你的“近”根本不在地回流的路径上，等于没近。

这些情况都能归结为一句话：物理距离近不等于电气距离近。所谓“就近摆放”，指的是让去耦电容与芯片电源引脚之间的整个电流回路都尽量短，包括走线、过孔、平面路径，一起算。

2. “多近”不是感觉，是算出来的

2.1 先定目标：电容到底要在哪个频段干活

在决定电容摆多近之前，得先知道这颗电容在板上要搞定什么频段的噪声。这里要用到目标阻抗的概念，业内常用这个公式来估算：

Z_target = (VDD × 纹波容忍比例) / ΔI

• VDD是电源电压；
• 纹波容忍比例一般取3%~5%；
• ΔI是芯片最大的瞬态电流变化量。

举个例子：3.3V电源，瞬态电流变化ΔI = 0.3A，允许5%纹波。那么：

Z_target = (3.3 × 5%) / 0.3 ≈ 0.55Ω

意思是，在目标频段内，从芯片电源引脚看进去的电源分配网络阻抗必须不高于0.55Ω，否则一有瞬态电流就会产生超出允许范围的电压跌落。

如果目标频段是100MHz，那么单个电容在100MHz处的阻抗至少要低于0.55Ω。对于一颗100nF电容来说，在100MHz以上它早就过了自谐振点，处于是感性区，阻抗近似 Z≈2πfL_total。反推一下寄生电感上限：

L_total ≤ Z_target / (2πf) = 0.55 / (2π × 100MHz) ≈ 0.88nH

也就是说，如果这颗100nF电容的等效寄生电感和走线过孔加在一起已经超过0.88nH，那它在100MHz频段就是废的，起不到任何去耦作用。

你可能已经发现了：单颗100nF电容，本身ESL就有0.4nH左右，加上两个过孔0.6~1nH，再加一点走线，很容易就超出了0.88nH。所以高频去耦不能只靠加大容值，更不能只靠“摆近一点”解决，而是要整体压低所有寄生电感，同时用更小的容值把自谐振频率往上推。

2.2 寄生电感由哪几部分贡献，怎么快速估算

去耦电容回路的寄生电感主要由三块组成：

写一个可直接套用的简化估算方法：

L_total ≈ L_cap + L_via1 + L_via2 + L_trace

• 电容本体ESL按封装估，0402取0.4nH；
• 过孔按每个0.6nH估，两个就是1.2nH；
• 走线按0.5~1nH/mm算，10mil约0.25mm，电感约0.2nH；50mil约1.3mm，电感约0.7nH。

这样算下来：

• 走线10mil时，总电感约0.4+1.2+0.2 = 1.8nH；
• 走线50mil时，总电感约0.4+1.2+0.7 = 2.3nH；
• 走线100mil时，总电感约0.4+1.2+1.3 = 2.9nH。

看着只差了1nH，但把100nF电容的自谐振频率从25MHz拉到11MHz，效果差很多。所以一个基本判断标准是：走线越短越好，过孔数量越少越好，能同层摆就不要穿层。

2.3 不同场景下的推荐距离经验值

当然，实际项目不可能每次都建立完整模型去仿真，更多时候是要一个能落地的经验值。基于上面的物理估算，结合我自己的项目经验，给出一个参考表：

需要说明的是，这个表是在常规FR4、4~6层板、1.6mm板厚的工艺条件下得到的经验值。如果板子层叠很好、电源地平面紧耦合，距离可以再放宽一些；如果用的是单层板、双层板，那要求就更苛刻。最可靠的还是按2.1、2.2的方式实际估算一遍，再结合仿真确认。

3. 比“近”更关键：四个容易被忽视的细节

3.1 电源/地平面是系统的“地平线”

去耦电容不是孤立器件，它是整个电源分配网络的一环。多层板上，电源平面和地平面之间会形成一个平板电容，容量虽然不大——以4mil介质层举例，1平方英寸的电源地耦合电容大约只有200~300pF——但这个平板电容的电感极低，可以在几百MHz以上提供很低的阻抗。这才是高频去耦的真正主力。

所以，如果板子的电源层和地层离得很远，中间还夹着好几层信号层，或者两个平面之间介质很厚，那么无论去耦电容摆得多近，整个系统的高频去耦能力都有限。这个问题的解法是叠层设计时就让电源平面和地平面紧耦合，介质厚度控制在4mil以内，有条件做到3mil更好。同时还要注意电容摆放区域不要跨分割，如果电容跨越了电源或地平面的分割槽，电流就不得不在平面边缘绕路，回路面积急剧增大，已经不能用“近”来形容了。

我经常在评审板上看到这样的设计：层叠设计是L1信号、L2地、L3电源、L4信号，电源和地隔着一层芯板，虽然不是最优，但也不算差。问题出在工程师为了布线方便，把去耦电容的地过孔打在了一个被挖空的地平面孤岛上，电容看起来挨着芯片，实际回流路径绕了半个板子。这种问题靠挪电容是解决不了的，得从平面完整性和过孔规划入手。

3.2 容值搭配：没法靠“一把0.1uF走天下”

很多工程师习惯性在芯片电源引脚旁边撒一圈0.1uF，觉得“量够多就行”。这个习惯在中低频场景问题不大，但在高速场景会吃大亏。

不同容值的电容有各自不同的自谐振频率，目标是让它们覆盖不同的频段。0.1uF电容的自谐振大概在20~40MHz，1nF可能在150~250MHz，10nF在50~100MHz，1uF在5~10MHz。如果全部都用0.1uF，那么它们只在差不多同一个频段起作用，高频和低频覆盖都不好。

正确做法是按频段搭配，比如：

• 10uF钽电容或大尺寸MLCC放在电源入口，负责几MHz以下的低频去耦；
• 0.1uF放在芯片外围，负责几十MHz的中频段；
• 1nF或者100pF放在芯片电源引脚最近处，负责百MHz以上的高频段。

还要注意两个细节。一是相同容值的电容可以多个并联，理想情况下等效ESL会按并联数量降低，这是降低回路电感的有效手段，比单纯换更大容值有用得多；二是不同容值之间尽量拉开差距，至少十倍频，否则两个电容很容易在中间频段形成反谐振点，那里阻抗反而会异常抬高。举例来说，0.1uF和1nF并联，中间可能在60MHz左右冒出一个阻抗峰，如果恰好芯片在这个频段有较强噪声，并联电容反而添乱。

3.3 过孔怎么打，直接决定“就近”是否生效

去耦电容的过孔是寄生电感的大头，也是大多数布板时最容易随手处理的地方。两个原则非常重要。

第一，过孔要尽可能贴近电容焊盘。过孔中心到焊盘边缘的距离控制在10mil以内，不要为了走线整齐故意把过孔拉远。这个距离直接影响走线电感，也是“就近摆放”四个字在PCB上最直观的体现。

第二，电源过孔和地过孔要成对出现，并且都要贴着电容的对应焊盘。高频电流必然有一个从电源平面流进电容、再从电容流回地平面的完整回路。如果只把电源过孔打好、地过孔随便放在远处，电流在地平面回流时就要绕路，回路电感照样很大。地过孔尤其要靠近芯片的地引脚方向，让返回电流以最短路径回到芯片。

空间允许的情况下，每个焊盘打两个并联过孔可以把过孔电感减半。这个在BGA扇出阶段就要规划好，否则等布线布完了再补过孔，往往已经没有位置。

3.4 布局是扇出阶段就定死的

很多人以为去耦电容摆放是布局阶段的事，实际上去耦电容位置在BGA扇出阶段就已经定死了。

BGA封装芯片，电源引脚通常分布在封装内部区域，地引脚和信号引脚穿插在四周。扇出时如果把电源引脚都扇到内层，外围留下一圈信号过孔，等布局阶段想把电容放近时，会发现电容只能隔着信号过孔远远地放。所以正确的做法是：扇出阶段就为去耦电容预留位置，电源引脚就近引出，让电容可以直接连到对应电源过孔和地过孔之间，不需要穿过信号区。

另一个常见问题是整齐强迫症。有些工程师喜欢把一整排去耦电容摆得整整齐齐，隔着老远排成一堵墙。视觉效果确实好，但从去耦角度看，每个电容离它服务的电源引脚距离都不一样，距离最远的那几个往往白放。按功能分组放，每一组电容贴着对应的电源引脚区域，哪怕不那么整齐，效果也远好于一排“仪仗队”。

4. 一次实测：改完电容位置，噪声降了40%

4.1 原始设计的问题

之前帮一个客户整改DDR3接口的电源噪声，板子是他自己画的，FPGA的1.5V VDDQ电源域放了8颗0.1uF去耦电容，数量完全够，容值也算常规。但用示波器在FPGA电源引脚附近测量，1.5V电源噪声达到了120mVpp左右，规格书上允许的纹波大概是75mVpp，明显超标。

先看布局，问题一目了然：8颗电容全部放在芯片背面，也就是焊接面的另一侧。芯片的电源引脚在正面，每颗电容要通过两个过孔穿到背面，再从背面拉到芯片电源引脚对应的过孔位置，焊盘到过孔的连线平均有60~80mil。这一套下来，每颗电容的寄生电感至少比正面直接摆放多了1.5nH以上。电容数量再多，自谐振频率也被拉低到10MHz以下，对DDR3需要关注的百MHz级噪声几乎帮不上忙。

4.2 整改动作

整改方案没有动原理图，也没有增加电容数量，主要是动了PCB布局：

• 把8颗0.1uF电容全部移到芯片电源引脚同一侧，也就是正面，紧贴FPGA的电源引脚区域；
• 每颗电容的电源过孔和地过孔都贴在对应焊盘旁边，过孔中心到焊盘边缘控制在8mil左右，走线长度不超过15mil；
• 地过孔统一放在电容靠近芯片地引脚的方向，确保回流路径不绕圈；
• 从8颗0.1uF里匀出2颗，换成1nF的0402电容，放在离电源引脚最近的位置，负责更高频段的去耦；
• 叠层本身没有改动，原来就是4层板、电源地平面相邻，只是把原来在平面上被信号过孔打断的区域重新梳理了一遍，保证电容正下方的电源地平面完整。

4.3 前后对比与分析

改完重新上电测量，同样在FPGA电源引脚附近，用同样的探头和带宽限制条件，电源噪声从120mVpp降到了70mVpp左右，降幅超过40%，低于75mVpp的规格要求。而且观察高频分量，100MHz以上的尖刺明显减少，这说明1nF小电容和低电感回路确实把高频段的阻抗压了下来。

这个案例里最值得注意的一点是：电容数量一颗没加，容值总量反而变小了——因为把2颗0.1uF换成了2颗1nF。效果反而变好，原因就是原来的问题根本不是“去耦量不够”，而是“去耦回路寄生电感太大”。这也印证了前面说的：摆放距离和过孔位置带来的寄生电感，比电容本身的值更影响高频去耦效果。

顺便说一句，测量这个案例时一定要小心探头地线。示波器探头标配的地线夹，地线回路很长，本身就会拾取很多高频噪声，让你测出来的噪声值虚高。整改前后对比时，务必使用短接地弹簧或自制的地线短接工装，并且把测量点统一放在芯片引脚旁边的去耦电容焊盘上，不然对比数据没有意义。

5. 去耦电容摆放自查清单

5.1 一分钟自查表

这几年的项目评审里，我基本就是拿着下面这个表去查去耦电容布局的。你也可以直接把这张表打印出来，贴在工位上。

5.2 我这些年养成的习惯

第一，画板之前先在原理图上把所有去耦电容的位置和归属标出来，哪颗管哪个电源引脚，不要等到PCB布局时“凭感觉撒”。这一步花不了多少时间，但对最终布局影响巨大。

第二，每颗去耦电容都按“独立回路”来审查：从焊盘出发的电源路径到过孔，再从地过孔回到芯片地引脚，整个回路在平面上画出来，回路面积越小越好。肉眼就能看出来的基本都是合格设计，要拿着放大镜才能找到回流路径的，多半有问题。

第三，只要布局空间允许，我倾向于用小封装电容配合多过孔并联，而不是用一颗大封装电容。0402配合双过孔，等效电感通常比一颗0603单过孔还要低。在DDR4、SerDes这些高频场合，0201低ESL电容加多孔并联已经是标配。

最后再分享一个小技巧：如果你不确定当前布局到底行不行，可以用网络分析仪实测一下去耦电容位置的阻抗曲线，看看目标频段是否被压到目标阻抗以下。测出来的结果比任何仿真都实在。没有网络分析仪的情况下，用示波器配合短接地弹簧在不同电容位置测噪声对比，也能快速判断哪颗电容真正起了作用，哪颗是在那里“挂名”凑数。