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SIMD 与 GPU 编程前置课：硬件基础（时钟频率终结、CPU 执行模型、Roofline 模型与芯片架构全景）

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在动手写任何 SIMD 或 GPU 代码之前，必须先理解你正在编程的硬件。本文是 Maths, CS & AI Compendium 第 16 章「SIMD & GPU Programming」的第一篇，从"为什么 2005 年之后单核频率不再增长"讲起，覆盖现代 CPU 的乱序执行、分支预测与投机执行，SIMD 向量寄存器与 Roofline 性能模型，延迟与吞吐量的权衡，x86 / ARM / Apple Silicon / RISC-V / GPU / TPU 的芯片架构版图，以及用 C++ 实测内存带宽的完整基准代码。读完本文，你将能用算术强度（Arithmetic Intensity）判定任意 ML 算子属于计算密集还是访存密集，并据此选择正确的优化路径——这也是理解后续 ARM 与 NEON、x86 与 AVX、GPU 架构与 CUDA 的基础。

免费性能的终结：为什么并行取代了主频

在很长一段时期里，软件性能是"白捡"的：买一颗主频更高的新 CPU，不改一行代码程序就跑得更快。这个时代大约在 2005 年结束。理解它为何结束、以及什么取代了它，是任何想写出高性能代码的人的第一课。

Moore's Law 与功率墙

• **摩尔定律（1965）**观察到芯片上的晶体管数量大约每两年翻一番。这一规律维持了约 60 年。更多晶体管意味着更小的晶体管，更小的晶体管意味着更高的主频，更高的主频意味着更快的程序。
• 但大约在 2005 年，主频撞上了约 4 GHz 的"功率墙"。问题出在功耗。芯片功耗近似为：

$$P \propto C \cdot V^2 \cdot f$$

其中 $C$ 是电容（与晶体管数量成正比），$V$ 是电压，$f$ 是时钟频率。要提高频率就必须提高电压（让晶体管更快翻转），而功耗按 $V^2 \cdot f$ 增长——频率的微小提升会带来功耗与发热的巨大上升。在 4 GHz 时芯片功耗已达 100 瓦以上，若继续冲 8 GHz，散热将变得不切实际。

• 出路：与其让单核更快，不如把多个核心放进同一颗芯片。一颗 3 GHz 的四核芯片与一颗 4.5 GHz 的单核芯片功耗相近，却可以完成 4 倍的并行工作量。这就是为什么现代 CPU 都是多核，也是为什么并行（SIMD、多线程、GPU 计算）是获取更多性能的唯一路径。
• 对 ML 的含义：单核上耗时 10 分钟的一次训练步，无法靠买更快的 CPU 变快，只能靠使用更多核心（数据并行，见第 6 章）、更宽的 SIMD 单元（本章）或 GPU（数千个核心）来加速。

现代 CPU 如何执行指令

现代 CPU 核心远比第 13 章计算机架构介绍的简单"取指-译码-执行"模型复杂得多。它用几项关键技巧让每周期执行的指令数远超 1：

• 超标量执行（Superscalar）：CPU 拥有多个执行单元（ALU、FPU、load/store 单元），可以同时执行多条相互独立的指令。一个现代核心在指令彼此无依赖时，每周期可执行 4~6 条指令。
• 乱序执行（Out-of-order, OoO）：CPU 并不按程序顺序执行指令。它会向前扫描指令流，找到"输入已经就绪"的指令立即执行，无论它在程序中排在哪里。这用于隐藏延迟：当一条指令在等内存数据（100+ 周期）时，CPU 会去执行其他就绪的指令。
• 分支预测（Branch prediction）：条件分支（if语句、循环条件）会带来不确定性——在条件求值完成之前 CPU 不知道走哪条路。与其停顿，CPU 会预测结果并沿预测路径投机执行。现代预测器预测正确率超过 95%，预测错误则丢弃投机工作、执行正确路径（约 15 周期惩罚）。更完整的流水线冒险（数据冒险、控制冒险、结构冒险）分析见 chapter 13 的流水线一节。
• 投机执行（Speculative execution）：分支预测的延伸——CPU 执行"可能不需要"的指令，赌它们会被用到，以此填满流水线、保持执行单元忙碌。

以上全部是自动发生的——CPU 无需程序员干预就能完成。但它们只帮助指令级并行（ILP）：单条指令流中的相互独立指令。对于数据级并行（对大量数据元素执行同一操作），我们需要 SIMD。这也是第 13 章强调的：流水线让吞吐量逼近每周期一条指令，而 SIMD 把吞吐量推到每周期多条数据。

SIMD：单指令多数据

SIMD（Single Instruction, Multiple Data）的思想是用一条指令同时处理多个数据元素——不是加两个数，而是用一条指令加两个各含 4（或 8、16）个数的向量。

不使用 SIMD（标量方式）：

// Add two arrays element by element: 4 add instructions for (int i = 0; i < 4; i++) { c[i] = a[i] + b[i]; // one add per iteration }

使用 SIMD（向量化方式）：

// Add two arrays: 1 SIMD instruction does all 4 adds #include <immintrin.h> // x86 SIMD intrinsics __m128 va = _mm_load_ps(a); // load 4 floats into a 128-bit register __m128 vb = _mm_load_ps(b); // load 4 floats into another register __m128 vc = _mm_add_ps(va, vb); // add all 4 pairs simultaneously _mm_store_ps(c, vc); // store 4 results

SIMD 版本用 1/4 的指令完成了同样的工作——理论 4 倍加速，因为每条指令处理 4 个 float 而不是 1 个。

向量寄存器

SIMD 指令操作的对象是向量寄存器：能容纳多个数据元素的宽寄存器。

寄存器越宽 = 并行度越高。一条 512-bit 的 AVX-512 指令同时处理 16 个 float，理论上是标量代码的 16 倍加速。实际加速比会更低，因为受内存带宽限制（计算速度可以快于数据喂给 CPU 的速度）。

• 对 ML 的意义：float32 矩阵乘法能从 SIMD 中获益巨大。内层循环（两个向量的点积）直接映射为 SIMD 乘加指令（FMA）。这正是 NumPy 和 PyTorch 调用的 BLAS 库（如 Intel MKL、OpenBLAS）被 SIMD 重度优化的原因——关于框架如何把 Python 调用分派到 C++/BLAS 后端，可回顾 第 16 章第 0 篇：为什么是 C++ 以及 ML 框架如何工作。在 ARM 侧，NEON 的vfmaq_f32等 FMA 指令是点积、矩阵乘和卷积的基础构件，详见 ARM 与 NEON；x86 侧的 AVX/AVX2 内在函数命名与用法见 x86 与 AVX。

Roofline 模型：判断代码到底快不快

怎么知道你的代码是否够快？Roofline 模型给出一个框架，用两个硬件上限刻画性能：

1. 峰值计算能力（FLOPS）：每秒最大浮点运算次数。例如一颗 4 GHz CPU、256-bit AVX（每条指令 8 个 float）、2 个 FMA 单元：$4 \times 10^9 \times 8 \times 2 = 64$ GFLOPS。
2. 峰值内存带宽（bytes/second）：数据从内存搬到 CPU 的速度。现代 CPU 大约有 50 GB/s 的内存带宽。

代码的**算术强度（Arithmetic Intensity）**是计算量与访存量的比值：

$$\text{Arithmetic Intensity} = \frac{\text{FLOPS}}{\text{Bytes transferred}}$$

• 算术强度低（每载入一个字节只做少量运算），代码就是访存密集（memory-bound）：大部分时间在等数据。这时把计算做得更快（更宽 SIMD、更高主频）毫无帮助。
• 算术强度高（每字节对应大量运算），代码就是计算密集（compute-bound）：大部分时间在计算。这时更快的内存也无济于事。

Roofline 公式：

$$\text{Achievable FLOPS} = \min\left(\text{Peak FLOPS}, ; \text{Bandwidth} \times \text{Arithmetic Intensity}\right)$$

• 矩阵乘法算术强度很高：$O(n^3)$ 次运算对应 $O(n^2)$ 个数据，强度 $\approx O(n)$。对大矩阵它是计算密集的——这就是 GPU（高算力）主导矩阵类 ML 负载的原因。
• 逐元素运算（ReLU、加、乘）算术强度很低：每个元素载入只做 1 次运算，是访存密集的。让 GPU 更快没有用，你需要更快的内存（或者把这些算子与计算密集算子融合，避免单独的内存往返）。
• Roofline 模型也解释了为什么kernel 融合（kernel fusion）如此重要：把 matmul、bias add 和 ReLU 合并进单一 kernel，避免了中间结果写回内存再读回，把三个访存密集操作变成一个计算密集操作。第 16 章第 0 篇中"何时写自定义 C++ kernel"一节对此有更细的展开。

延迟 vs 吞吐量

• **延迟（Latency）**是完成一次操作的时间；**吞吐量（Throughput）**是单位时间内完成的操作数。
• 一个类比：公交车延迟高（每站都停）但吞吐量大（一次载 50 人）；出租车延迟低（直达目的地）但吞吐量小（载 1~4 人）。
• GPU 是公交车：单次操作延迟高（每条指令要很多周期才完成），但吞吐量巨大（数千核心并行处理）。CPU 是出租车：延迟低（乱序执行、分支预测、深层缓存把延迟压到最小），但吞吐量有限（4~64 核）。
• 这正是 GPU 更适合 ML 训练（吞吐量重要：处理数百万样本）而 CPU 更适合操作系统任务（延迟重要：立即响应按键）的原因。
• **流水线（Pipelining）**把延迟转化为吞吐量。若一条指令需 5 个周期完成，但流水线每周期启动一条新指令，吞吐量就是每周期 1 条指令（尽管每条要 5 个周期才完成）。这与第 13 章的 CPU 流水线同理，但它适用于每一层：SIMD 单元、内存控制器、GPU 核心全部是流水线化的。

芯片架构版图

你为其写代码的硬件决定了可用的 SIMD 指令集。各主要架构一览：

x86（Intel、AMD）

• 主导台式机、笔记本和数据中心 CPU。SIMD：SSE（128-bit）、AVX/AVX2（256-bit）、AVX-512（512-bit）。Intel AMX 为 AI 负载提供专用矩阵乘单元。x86 SIMD 从 MMX 到 AMX 的演进史（寄存器宽度、年份、关键特性）见 x86 与 AVX。
• 优势：最高的单核性能、最宽的 SIMD、成熟的软件生态（MKL、oneDNN）。
• 劣势：功耗高、指令集复杂、价格昂贵。

ARM

• 主导移动端（每部智能手机），在服务器（AWS Graviton、Ampere Altra）与笔记本（Apple M 系列）增长迅猛。SIMD：NEON（128-bit）、SVE/SVE2（可扩展，128~2048 bit）。
• 优势：出色的能效（每瓦性能），定制核心（Apple M4 在单核性能上以极低功耗比肩 Intel）。
• 劣势：SIMD 较窄（NEON 仅 128-bit，SVE 可以更宽）、HPC 软件生态较小。

Apple Silicon（M1/M2/M3/M4）

• 基于 ARM 并有定制增强。包含AMX（Apple Matrix eXtensions）——未公开文档的矩阵乘单元，Accelerate 框架用它做 BLAS 运算。统一内存架构：CPU 与 GPU 共享同一物理内存，消除了 CPU↔GPU 拷贝瓶颈。
• 对 ML：Apple Neural Engine（16 核专用 ML 加速器）与统一内存让 M 系列芯片在本地 ML 推理和小规模训练上相当能打。但没有 CUDA：必须用 Metal（Apple 的 GPU API）或 MLX（Apple 的 ML 框架）。

RISC-V

• 开源 ISA，无授权费（不像 ARM）。在嵌入式、IoT 和研究领域增长。SIMD："V"（vector）扩展提供类似 ARM SVE 的可扩展向量处理。
• 对 ML：在 ML 负载上尚无法与 x86/ARM 竞争，但值得关注——不少 AI 加速器创业公司使用 RISC-V 核心。

GPU（NVIDIA、AMD、Intel）

• 在本章第 04、05 篇深入展开。数千个面向吞吐量优化的简单核心。NVIDIA 凭 CUDA 主导 ML；AMD 以 ROCm 竞争；Intel 以 Arc GPU 和 Gaudi 加速器入场。CPU 与 GPU 的设计哲学差异（核心数、时钟、缓存、分支预测、FLOPS、内存带宽）对比表见 GPU 架构与 CUDA。

TPU（Google）

• 专为 ML 设计的定制 ASIC。以**脉动阵列（systolic arrays）**针对矩阵乘法优化。详见本章第 05 篇。

热与功耗约束

性能最终受制于功耗与散热：

• TDP（Thermal Design Power）：芯片可持续消耗的最大功率。笔记本 CPU 约 15W，服务器 CPU 约 250W，数据中心 GPU 可达 700W（如 NVIDIA B200）。
• 暗硅（Dark silicon）：在任意时刻，为了不超出热预算，有相当比例的晶体管必须关掉。芯片理论上可同时使用全部晶体管，但那样会熔化。
• 能效（FLOPS/watt）正日益成为比原始 FLOPS 更重要的指标。这解释了为什么：
  • ARM 正在接管数据中心（每瓦 FLOPS 优于 x86）。
  • TPU 尽管峰值 FLOPS 更低，却能与 GPU 竞争（在 ML 负载上每瓦 FLOPS 好得多）。
  • 量化（INT8、FP8）不只是省内存：它同时降低了每次运算的功耗。量化技术的细节见 第 17 章：量化。
• 大规模 ML：训练一个前沿大语言模型要连续数月消耗兆瓦级电力，电费可能超过硬件成本。能效直接决定 AI 研究的经济性。

实践：在 C++ 中测量性能

要对性能做推理，先得测量它。以下是最小化的 C++ 基准设置：

#include <iostream> #include <chrono> #include <vector> // Scalar addition void add_scalar(const float* a, const float* b, float* c, int n) { for (int i = 0; i < n; i++) { c[i] = a[i] + b[i]; } } int main() { const int N = 1 << 24; // ~16 million elements std::vector<float> a(N, 1.0f), b(N, 2.0f), c(N); // Warm up (fill caches, trigger frequency scaling) add_scalar(a.data(), b.data(), c.data(), N); // Benchmark auto start = std::chrono::high_resolution_clock::now(); for (int trial = 0; trial < 100; trial++) { add_scalar(a.data(), b.data(), c.data(), N); } auto end = std::chrono::high_resolution_clock::now(); double elapsed = std::chrono::duration<double>(end - start).count(); double total_bytes = 3.0 * N * sizeof(float) * 100; // read a, read b, write c double bandwidth = total_bytes / elapsed / 1e9; // GB/s std::cout << "Time: " << elapsed << " s\n"; std::cout << "Bandwidth: " << bandwidth << " GB/s\n"; return 0; }

# Compile with optimisations g++ -O3 -march=native -o bench bench.cpp ./bench

这段代码里的关键 C++ 概念（更系统的 C++ 速成见第 16 章第 0 篇）：

• #include <vector>：动态数组（std::vector<float>）——类似 Python 的list，但有类型且在内存中连续。
• a.data()：返回底层数组的裸指针（float*）——SIMD 内在函数需要它。
• std::chrono：用于基准测试的高精度计时器。
• -O3：最大编译器优化级别。编译器可能自动向量化你的循环（自动使用 SIMD）。-march=native启用你的 CPU 支持的全部 SIMD 指令。

为什么需要热身（warm up）：第一次运行会填充缓存并可能触发 CPU 频率提升（turbo boost），之后的运行才更有代表性。

为什么测带宽：对访存密集操作（如逐元素加法），有意义的指标是带宽（GB/s）而非 FLOPS。如果你的实测带宽接近硬件上限（DDR5 约 50 GB/s），你就是访存密集的，SIMD 帮助不大——瓶颈是内存而非计算。

与内存层级结合看

上面的带宽测量与第 13 章的内存层级直接相关：寄存器（约 0.3 ns）→ L1（约 1 ns）→ L2（约 4 ns）→ L3（约 10 ns）→ DRAM（约 50–100 ns），寄存器到内存的差距约 300 倍。这解释了为什么：

• 矩阵运算应按顺序访问内存（行主序 vs 列主序布局至关重要）；
• batch size 影响性能：更大的 batch 摊薄内存延迟；
• 混合精度（float16/bfloat16）让有效内存带宽翻倍——而这往往正是瓶颈。

编码任务（用 CoLab 或 notebook 完成）

1. 计算常见 ML 操作的算术强度并分类

import jax.numpy as jnp def arithmetic_intensity(flops, bytes_transferred): return flops / bytes_transferred # Element-wise ReLU: 1 comparison per element, read + write n = 1024 relu_flops = n # 1 op per element relu_bytes = 2 * n * 4 # read input + write output (float32) print(f"ReLU: {arithmetic_intensity(relu_flops, relu_bytes):.2f} FLOPS/byte → memory-bound") # Matrix multiply: 2*n^3 ops, read 2*n^2 + write n^2 floats matmul_flops = 2 * n**3 matmul_bytes = 3 * n**2 * 4 # read A + read B + write C print(f"Matmul ({n}×{n}): {arithmetic_intensity(matmul_flops, matmul_bytes):.0f} FLOPS/byte → compute-bound") # Layer norm: ~5n ops (mean, var, normalise), read + write ln_flops = 5 * n ln_bytes = 2 * n * 4 print(f"LayerNorm: {arithmetic_intensity(ln_flops, ln_bytes):.2f} FLOPS/byte → memory-bound") # Convolution 3x3: 2*9*C_in*C_out*H*W, read kernel + feature map + write output C_in, C_out, H, W = 64, 128, 32, 32 conv_flops = 2 * 9 * C_in * C_out * H * W conv_bytes = (9 * C_in * C_out + C_in * H * W + C_out * H * W) * 4 print(f"Conv3x3: {arithmetic_intensity(conv_flops, conv_bytes):.0f} FLOPS/byte → compute-bound")

运行结果印证了本章的核心判断：ReLU 和 LayerNorm 是访存密集的（每字节只有个位数的 FLOPS），矩阵乘与 3×3 卷积是计算密集的（每字节数千 FLOPS）。在真实 kernel 优化中，前者应做算子融合以减少内存往返，后者才值得投入 SIMD / GPU 算力。

2. 演示为什么并行重要

import numpy as np import time for n in [1000, 10000, 100000, 1000000, 10000000]: a = np.random.randn(n).astype(np.float32) b = np.random.randn(n).astype(np.float32) # "Sequential" (Python loop) start = time.time() c = [a[i] * b[i] for i in range(min(n, 100000))] # cap at 100K for sanity seq_time = time.time() - start if n > 100000: seq_time *= n / 100000 # extrapolate # "Parallel" (NumPy, uses SIMD + multithreading internally) start = time.time() c = a * b par_time = time.time() - start print(f"n={n:>10,} sequential={seq_time:.4f}s parallel={par_time:.6f}s " f"speedup={seq_time/par_time:.0f}x")

随着数据规模增长，Python 逐元素循环与 NumPy 向量化（内部调用 SIMD 优化的 C/BLAS 后端，见第 16 章第 0 篇的框架结构）之间的差距会扩大为数量级的加速比——这就是数据级并行的力量，也是第 13 章并发与并行概念的实践演示。

小结：从硬件基础到后续章节的路线图

本章（第 16 章）的路线图是一条不断升高的抽象阶梯：C++ intrinsics（最低层、控制最强）→CUDA（GPU 专用）→Triton / Pallas（Python 化、可编译）→JAX / PyTorch（最高层、全自动）。本文件解决的是最底层问题——硬件是什么样、性能从哪里来、用什么框架去思考性能（Roofline）；接下来的文件在此基础上逐层展开：

• 文件 01（本文）：硬件本身——CPU 架构、SIMD、Roofline、延迟/吞吐量、芯片版图、功耗约束；
• 文件 02–03：CPU 上的 SIMD 编程（ARM NEON、x86 AVX）——用 C++ 使用 CPU 的向量单元；
• 文件 04：CUDA GPU 编程——在数千个 GPU 核心上运行 C++；
• 文件 05：Triton、Pallas 等更高级的 GPU 编程——用 Python 写出编译为 GPU kernel 的代码。

每一层都在用更少的控制换取更多的便利；而理解了最底层，你才能成为更优秀的上层使用者——这正是本文作为"硬件基础"存在的意义。

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