企业官网建设流程全解析

1. 先搞清楚ZYNQ的PL和PS到底谁在干活

很多人第一次拿到ZYNQ开发板的时候，心里是发怵的：一边是熟悉的FPGA那套Verilog、约束文件、时序收敛，另一边突然冒出个双核Cortex-A9、DDR3控制器、Linux设备树，还有一堆没听过的启动名词。我当年也是这么过来的，第一天晚上抱着板子看了三个小时的原理图，第二天才想明白一件事——ZYNQ不是"FPGA加了个CPU"，而是一颗以PS（Processing System）为中心、PL（Programmable Logic）作为可编程外设的SoC。这个认知一旦建立起来，后面学的所有东西就都有了挂靠点。

FPGA学习本身是一条独立的线，ZYNQ学习是另一条线，两条线在前半段几乎不重叠：纯FPGA你关心的是组合逻辑、时序、跨时钟域；ZYNQ你关心的是启动链、外设驱动、地址映射。很多人学到一半放弃，不是智力问题，是把两条线搅在一起了，结果PL还没写明白就去啃设备树，自然一头雾水。

1.1 PS和PL的分工逻辑：为什么"裸机"和"Linux"是两条腿走路

PS负责的事很明确：跑程序、管内存、管外设（UART、SD、USB、Ethernet、QSPI）。PL负责的事也很明确：做PS做不好或者做不快的事——高带宽并行运算、精确到纳秒级的时序控制、多路数据流同时处理。

判断一个功能放哪边，我给自己的一个土办法：问三个问题。数据带宽是不是超过100MB/s？是不是需要严格的确定性延迟（比如几十纳秒内必须响应）？是不是要同时处理十几路独立数据？只要有一个"是"，就考虑放PL。

反过来，如果只是读个温度传感器、算个PID、存个日志、开个网络服务，放PS就够了。我见过有同学非要拿PL去做I2C读EEPROM，理由是"练手"，练手当然可以，但项目里这么干就是给自己找麻烦——PS侧现成的I2C控制器一个函数调用就完事，PL侧你要自己写状态机、自己做时钟分频、自己处理总线仲裁，工期直接翻三倍。

裸机（Bare-metal）和Linux的选择也是同理。裸机适合：启动要快、中断延迟要低、功能单一的控制器类项目，比如用一个ZYNQ做多轴运动控制，从上电到出脉冲控制在几十毫秒内。Linux适合：要跑网络协议栈、要挂文件系统、要远程登录调试、要用现成的库（OpenCV、Qt、Python）。我自己的习惯是：先用裸机把PS侧外设和PL侧的寄存器通路全部验证通，再上Linux做应用层。这个顺序能避免"Linux跑起来了但我不知道数据到底从哪来的"这种尴尬。

1.2 工具链版本咬合关系：Vivado、Vitis、PetaLinux不能各玩各的

这一条踩过坑的人都懂。Vivado导出XSA文件，Vitis和PetaLinux导入这个XSA，三者的版本必须完全一致，不是"差不多"，是连小版本号都要对上。Vivado 2023.2导出的硬件描述，拿给PetaLinux 2024.1去petalinux-config --get-hw-description，大概率会报一堆解析错误或者悄无声息地漏掉某些外设节点。

我列一个我实际用过的版本对应关系，供参考：

关于PetaLinux的安装，安装脚本需要普通用户权限执行而不是root，这一点很多人第一次装就卡住。装完之后. /settings.sh这个source操作每次开新终端都要做，否则petalinux-build会提示command not found。我干脆把这一行写进.bashrc，省事。

还有一个特别容易被忽略的点：PetaLinux工程所在的磁盘路径不能有中文和空格，也不能放在某些文件系统的网络挂载目录下，否则bitbake在解析路径时会出现莫名其妙的分词错误。我有个学生把工程放在了一个带空格的目录里，卡了整整两天，最后的报错信息完全没有指向路径问题。

2. 纯FPGA基本功的四个硬坎

不管后面走ZYNQ还是走高速接口，有几样基本功是绕不过去的。它们看起来简单，但每一个都能把人卡住好几天。我把它们称为"四个硬坎"：动态显示、跨时钟域、串行协议、上板调试。这四个东西过了，你才算真正会写FPGA，而不是只会写仿真波形好看但上板就死的代码。

2.1 数码管动态扫描：刷新率和消影这两笔账必须算清楚

数码管动态显示几乎是每个FPGA入门者的第一个上板项目，但真正能一次做对的不到一半。核心在于两个参数：扫描频率和消影。

先说频率。人眼的临界闪烁频率大约在50到60Hz。假设你驱动8位数码管，每一位点亮时间相等，那么整屏刷新率 = 扫描频率 / 位数。要保证整屏刷新率高于100Hz（留一倍余量），单位扫描频率就要大于 100 × 8 = 800Hz，也就是每一位的点亮时间不超过 1.25ms。工程上我一般取每位1ms，整屏刷新率125Hz，看起来非常稳，也没有明显的亮度损失。

这里有个细节：扫描时钟不能用系统时钟直接分频得太随意。如果你的系统时钟是50MHz，想要1ms的位切换周期，就是50000个时钟周期。计数器写成cnt == 50_000 - 1这种形式，比写cnt == 49999更不容易出错，因为改时钟频率的时候你只需要改一个宏。

再说消影，这是新手最容易忽略的地方。位选切换的瞬间，如果段选数据还没更新，上一位的字形会在新一位上闪现一下，看起来就是整个数码管"糊"了一层。解决办法是在位选切换时先把段选全部拉低（共阴极时输出全0），等一个时钟周期后再输出新的段码。用状态机实现就是：位切换 -> 段输出0 -> 延时1到2个时钟 -> 输出新段选。别小看这一两个时钟周期，少了它，显示效果就是差一截。

另外限流电阻别省。很多开发板自带的数码管模块已经有驱动电路，但如果你是自己搭的，每个段串一个220欧到470欧的电阻，亮度均匀性会好很多。我见过有人直接把FPGA的IO接到数码管上，结果亮度差异巨大，还抱怨"这板子做工不行"。

2.2 复位信号与亚稳态：两级同步器为什么不能省

异步复位同步释放，这句话你可能在书上见过很多次。但为什么一定要"同步释放"？因为复位撤销的那一刻，如果它正好落在时钟的建立保持窗口附近，触发器的输出就会进入亚稳态——既不是0也不是1，而是在中间电压徘徊一段时间，然后才随机倒向某一边。这个"徘徊时间"是不确定的，可能导致不同的触发器进入不同的状态，整个状态机就乱套了。

解决方法是两级串联的同步触发器。第一级可能在亚稳态徘徊，但第二级在下一个时钟沿采样的时候，第一级已经稳定下来的概率极大。严格来说两级并不能100%消除风险，只是把MTBF（平均无故障时间）提高到了天文数字级别。

MTBF的计算公式里，关键参数是时钟频率、亚稳态窗口长度和数据变化频率。举个例子，如果一个信号的翻转频率是1MHz，时钟100MHz，亚稳态窗口0.2ns，用一级同步的话MTBF可能是几秒钟，加第二级能到几百甚至上千年。这个数量级的变化就是"为什么不能省"的答案。

工程上的惯例写法我一般这样组织，用一个模块统一处理所有跨时钟域的控制信号：

// 异步复位、同步释放 + 两级同步 module rst_sync ( input wire clk, input wire arst_n, output wire srst_n ); reg [1:0] sync_ff; always @(posedge clk or negedge arst_n) begin if (!arst_n) sync_ff <= 2'b00; // 复位期间清空 else sync_ff <= {sync_ff[0], 1'b1}; end assign srst_n = sync_ff[1]; endmodule

注意：跨时钟域传递的不只是复位。多bit数据总线绝对不能简单地一bit一bit同步过去，必须用握手、异步FIFO或者格雷码。我见过一个项目因为把12位的计数值直接两级同步到另一个时钟域，偶尔出现数值跳变的怪现象，查了一周才定位到根因。

2.3 I2C读写EEPROM：手写时序还是调IP核

I2C读写EEPROM是典型的小项目，但很能看出一个人的基本功。这里要做的决策是：手写还是用IP。

我的经验是，24C02这类慢速EEPROM（100kHz或400kHz）手写完全可行，因为它时序宽松，状态机也不复杂：起始条件、器件地址、字地址、数据、停止条件，中间穿插ACK检测。整个过程用五六个状态就能覆盖。手写的好处是你对时序的理解会深一层，遇到问题时知道该拿示波器看哪个沿。

手写时有几个坑必须提前知道。第一，24C02的页写跨页会回卷。一个页是8字节，如果你从地址0x06开始连续写4个字节，前两个字节落在第0页，后两个会回卷到第0页的头部，而不是顺序进入第1页。这个坑我踩过，数据看起来"随机丢失"，其实是写飞了。第二，写完之后必须要给芯片内部写周期时间，通常是5ms左右，这段时间内芯片不应答任何命令。如果你立刻发下一次起始条件，会收不到ACK。第三，SDA是双向线，Verilog里必须用三态：输出时驱动，接收时置高阻，方向控制信号要和时钟沿错开半个周期，避免在SCL高电平期间改变SDA。

如果用IP核，Xilinx的AXI IIC IP用起来确实省事，但要注意它的寄存器操作模式和你想象的"读一个字节"不太一样，它是通过FIFO和命令寄存器组合工作的，第一次用的时候要花点时间读手册。PL侧如果只是用来配置一颗EEPROM存MAC地址，我倾向用IP；如果是这类操作要做成教学演示，手写一遍收益更大。

2.4 从ModelSim仿真到ILA上板：调试手段怎么分配

仿真和上板调试是两个不同维度的能力。仿真能看到全部信号，但看不到真实的时序违例、电源噪声、信号完整性问题；上板能看到真实行为，但你能观测的信号极其有限。

我的习惯是这样分配：功能逻辑（协议解析、状态机、算法）放在仿真里跑通，时序相关的问题（跨时钟域、建立保持、复位）直接用ILA抓波上板看。因为很多跨时钟域的问题在纯功能仿真里根本不会出现，仿真器默认没有延迟，也没有亚稳态模型。

ModelSim这一侧，Intel平台的Starter Edition版本是免费的，做教学和中小规模仿真足够了。Xilinx平台现在主要用Vivado自带的仿真器xsim，脚本化调用很方便。我个人在Verilog学习阶段还是更习惯ModelSim的波形界面，快捷键用熟了效率高。

ILA的使用有一个小技巧：不要一上来就抓1000个样点、几十个信号。BRAM资源消耗得很快，而且波形看起来非常痛苦。正确的做法是先抓少数几个关键信号，用触发条件精确定位（比如状态机进入某个错误分支），然后再逐步扩展观测范围。另外ILA的采样时钟必须是你要观测信号的同一个时钟域，用错时钟域抓出来的波形没有意义。

3. ZYNQ启动链路的每一环

从这一节开始进入ZYNQ。启动链路是我认为最值得花时间啃的部分，因为它把PS、PL、存储器、工具链全部串起来了。理解了启动流程，你就能解释"为什么烧到QSPI起不来"、"为什么SD卡启动跑得好好的换成Flash就不行"这类问题。

3.1 启动模式引脚与SD卡启动的硬件前提

ZYNQ上电后的第一段代码不是你的代码，而是固化在芯片内部的BootROM。BootROM会去读MIO引脚上的启动模式配置，决定从哪里加载FSBL。常见的模式是JTAG、QSPI、SD卡、NAND。

这就有一个硬件前提：模式选择拨码开关的位置必须和你预期的启动介质一致。这一步听起来废话，但我见过太多案例是代码完全没问题，只是拨码开关拨错了，折腾一下午。我的建议是在板子上贴个标签，写清楚每种模式的拨码组合，省得每次翻手册。

SD卡启动还有一个常被忽略的点：BootROM只识别SD卡的第一个分区，而且这个分区必须是MBR分区表下的FAT32格式。用GPT分区表、或者把FAT32放在第二个分区，BootROM都读不到。分区起始偏移最好对齐到1MB，虽然BootROM不强制要求，但很多SD卡在非对齐偏移下读性能会明显下降。

3.2 PetaLinux 2025.1生成BOOT.BIN、boot.scr、image.ub的完整流程

这套流程我已经跑过很多遍了，下面是我实际在用的命令序列，用的是2025.1版本。

# 1. 创建工程，模板选zynq（如果是UltraScale+用zynqMP） petalinux-create -t project --template zynq -n my_zynq_proj cd my_zynq_proj # 2. 导入Vivado导出的XSA，配置硬件 petalinux-config --get-hw-description=../hw_export/ # 3. 配置内核、设备树、根文件系统（按需进入） petalinux-config -c kernel petalinux-config -c rootfs # 4. 编译，第一次会很久，慢的话一两个小时 petalinux-build # 5. 打包生成BOOT.BIN petalinux-package --boot --fsbl images/linux/zynq_fsbl.elf \ --fpga images/linux/system.bit \ --u-boot images/linux/u-boot.elf --force

执行完第5步，images/linux/目录下会出现BOOT.BIN、image.ub和boot.scr。这三个文件的分工是：

• BOOT.BIN：包含FSBL、bitstream（可选）、U-Boot。由BootROM加载，FSBL负责初始化DDR和部分外设，然后跳到U-Boot。
• image.ub：FIT格式的镜像，里面打包了Linux内核、设备树、根文件系统（如果用initramfs）。由U-Boot加载。
• boot.scr：U-Boot脚本，定义从哪个地址加载image.ub、传递什么启动参数。新版PetaLinux在打包时会自动生成，老版本需要手动写一个boot.cmd再用mkimage编译成scr格式。

这里有一个很实用但少有人提的点：petalinux-package --boot的参数顺序不影响结果，但--fpga有没有加进去影响很大。如果你的PL逻辑是必需的（比如PL里做了时钟或者数据通路），必须把bitstream打进BOOT.BIN，否则U-Boot起来之后PL是空的，PS访问PL寄存器会挂死或者读到0。

3.3 制作SD卡并把三个文件放对位置

这一步看起来最简单，实际上最容易出错。Linux下我用的是fdisk加mkfs.vfat，Windows下用DiskGenius之类也行，关键是分区格式。

# 假设SD卡是 /dev/sdb，先确认清楚，别搞错盘 sudo fdisk /dev/sdb # 依次：o 新建MBR分区表，n 新建分区，p 主分区，1 编号，2048 起始扇区，回车到底，t 改类型为 b (W95 FAT32)，w 写入 sudo mkfs.vfat -F 32 -n BOOT /dev/sdb1 sudo mount /dev/sdb1 /mnt sudo cp images/linux/BOOT.BIN /mnt/ sudo cp images/linux/image.ub /mnt/ sudo cp images/linux/boot.scr /mnt/ sync sudo umount /mnt

注意：sync这一步千万别省。很多人拔卡的时候文件还在缓存里，插到板子上发现启动不了，以为是镜像问题，其实是文件根本没写完。我就因为这个浪费过半天时间。

分区起始扇区建议用2048而不是默认的63，前者是1MB对齐，读写性能更好，而且一些新的SD卡控制器对非对齐访问的处理不太理想。

3.4 QSPI Flash烧写报"a valid FSBL file is required"的完整排查链路

这个报错我遇到过，而且不止一次。Vitis里选择Program Flash的时候，弹窗提示需要提供一个合法的FSBL文件。排查思路我按顺序列出来：

第一步，确认工程类型。如果你是从纯FPGA工程直接切过来做Flash烧写，那是没有FSBL的。FSBL是ZYNQ特有的东西，纯FPGA不需要它。必须先在Vitis里创建一个FSBL工程。

第二步，确认FSBL工程的硬件平台。这个FSBL必须基于与你PL工程完全一致的XSA。如果XSA换过（比如加了新IP），FSBL必须重新创建或者至少重新编译。

第三步，检查BIF文件。Program Flash底层调用的是bootgen，需要一个BIF文件描述镜像组成。手写一个最简单的BIF：

// boot.bif the_ROM_image: { [bootloader] fsbl.elf system.bit u-boot.elf }

然后在Vitis里选择这个BIF，或者命令行bootgen -image boot.bif -arch zynq -o BOOT.BIN -w on。

第四步，如果还报错，检查Flash型号配置。在Vitis的Flash设置里，需要指定正确的Flash型号（比如s25fl128s、w25q256等）和QSPI模式（Single/Dual/Quad）。型号选错会导致擦除失败或者写入后读回不一致。

我列一个对照表，方便快速定位：

4. ZYNQ上的通信与外设落地

到这一步，系统能启动了，接下来就是让它干活。ZYNQ上最常见的两类需求，一是跟PC或上位机通信，二是接各种传感和执行设备。这两类里最容易卡住的就是USB和第三方库的交叉编译。

4.1 Qt在ZYNQ上编译serialport库的踩坑实录

在ZYNQ上跑Qt做界面的需求很常见，尤其是工业设备的人机界面。Qt本身有meta-qt5层，在PetaLinux的rootfs配置里勾选就能装进镜像。但serialport模块默认往往不在里面，你写好的代码一编译就报Unknown module(s) in QT: serialport。

处理方式有两条路。第一条，在petalinux-config -c rootfs里找packagegroup-petalinux-qt或者类似的包组，看能不能把serialport一起勾上。不同版本的包组划分不太一样，需要实际翻一下。

第二条，也是我实际更常用的：用PetaLinux生成的SDK里的qmake，单独编译qtserialport源码。

# 先source SDK环境 source /opt/petalinux/2025.1/environment-setup-cortexa9t2hf-neon-xilinx-linux-gnueabi # 确认qmake可用，并且是交叉编译版本 qmake -v # 进入qtserialport源码目录 cd qtserialport mkdir build && cd build qmake .. -o Makefile make -j8 make install

这里的坑主要三个。一是sysroot路径。你的头文件和库必须来自SDK的sysroot，不能混用主机的/usr/include，否则链接时会出现架构不匹配。二是Qt版本。2025.1用的Qt版本和qtserialport源码的版本要对上，Qt6和Qt5的serialport源码分支不一样，拿错了大概率编不过。三是安装路径。make install默认会装到qmake配置里的prefix，如果这个prefix是主机路径，就会污染主机环境，需要显式指定INSTALL_ROOT或者直接用-prefix改路径。

编完之后部署到板子上，还要注意运行时环境变量：QT_QPA_PLATFORM要设置成板子上实际可用的平台插件（framebuffer用linuxfb，有X的话用xcb）。串口设备节点通常是/dev/ttyPS0或者/dev/ttyUL0，权限问题记得处理，简单粗暴的做法是加个udev规则，规范做法是把你跑Qt的用户加进dialout组。

4.2 裸机USB通信方案与libusb的配合

ZYNQ的PS侧有两个USB控制器，支持Host和Device模式，物理层通过ULPI接口接PHY芯片（常见的是USB3320）。ULPI需要外部提供60MHz参考时钟，这一点在硬件设计阶段就要确认。

裸机下用USB，Xilinx提供了XUsbPs驱动，官方例程里比较常用的是xusbps_ch9_storage（U盘读写）和xusbps_intr_example（中断端点收发）。我的建议是先把storage例程跑通，因为它涵盖枚举、配置、Bulk传输一整套流程，跑通了说明PHY和时钟都没问题。

跑通之后要改成自定义通信，改动点主要在描述符。你需要修改设备描述符里的VID/PID、配置描述符里的接口和端点数量、以及端点描述符里的传输类型和包大小。这里有个细节：裸机端的端点地址和PC端要严格对应，比如EP1 IN在裸机端写的是0x81，PC端libusb里就要用0x81去找端点，写成0x01就变成OUT方向了。

PC端用libusb的典型流程：

libusb_device_handle *dev = NULL; libusb_init(NULL); dev = libusb_open_device_with_vid_pid(NULL, 0x1234, 0x5678); libusb_claim_interface(dev, 0); unsigned char buf[512]; int transferred = 0; libusb_bulk_transfer(dev, 0x81, buf, sizeof(buf), &transferred, 1000);

Windows下用libusb要注意驱动替换的问题，需要装WinUSB或者libusbK驱动，否则libusb_open会返回权限错误。Linux下相对省事，但要确保当前用户对USB设备节点有访问权限。

提示：调试USB最好用抓包工具。软件层面的打印信息往往不足以定位问题，枚举失败可能发生在任何一步。有条件的话用硬件USB分析仪抓一次枚举流程，能省下大量猜测时间。

5. 往图像处理和高速接口方向走

当基础外设都跑通之后，很多人会往图像处理和高速接口这两个方向走。这两个方向对基本功要求更高，但也更接近实际的项目和岗位需求。

5.1 MIPI接收与ISP去马赛克的链路预算

MIPI CSI-2接收在FPGA上是个经典课题。典型链路是：图像传感器 -> MIPI D-PHY差分对 -> FPGA的MIPI RX子系统 -> 解包 -> Bayer格式 -> ISP处理（去马赛克、白平衡、色彩校正）-> 输出RGB。

先做链路预算，这一步不能跳。假设传感器是1080p30、RAW10格式、2条lane。总数据率大致是 1920 × 1080 × 30 × 10 ÷ 2 ≈ 311 Mbps每条lane（这里忽略了消隐期，实际会略高）。这个速率对大多数中端FPGA的HP bank都是可以接的，但需要确认所选BANK的电压和D-PHY的参考时钟是否能满足。

FPGA侧用Xilinx的MIPI CSI-2 RX Subsystem IP，关键配置项是lane数、像素格式、以及是否启用解交织。这个IP输出的通常是AXI-Stream格式的Bayer数据，每个时钟一拍像素。

去马赛克算法的核心是插值。最常用的是双线性插值：每个像素位置只有一种颜色分量（R、G或B），需要用邻域像素补出另外两个分量。以RGGB阵型为例，在绿色像素处，红色取左右邻居平均、蓝色取上下邻居平均；在红色像素处，绿色取上下左右平均、蓝色取对角线平均。逻辑不复杂，但要注意边界处理——图像边缘没有完整的邻域，要么复制边缘像素，要么直接输出0，前者的视觉效果更好。

这条链路做下来，资源消耗主要在行缓冲和插值运算上。1080p双线性插值大概需要几行BRAM做行缓存，逻辑资源对中端器件是可接受的。如果真的要考虑更复杂的算法（比如自适应插值），就要认真评估时序收敛了。

5.2 LVDS接收和AD7606采集的时序细节

LVDS接收和AD7606这类高速采集，本质上是同一类问题：源同步接口的采样窗口对齐。

LVDS接收通常有两种方式。一种是直接用FPGA的ISERDES把串行数据解成并行，配合IDELAY调整采样点，用bitslip对齐字边界。这套流程的调试要点是：先用一个固定的测试图案（比如递增计数）来验证对齐是否正确，对齐完成后再切换到真实数据。另一种是用SelectIO的LVDS模式配合外部时钟，这种方式对时钟和数据之间的走线等长要求更严格。

AD7606是8通道16位并行输出的ADC，最高200kSPS。它的接口是：给一个CONVST脉冲，芯片开始转换，转换完成后BUSY拉低，然后可以按通道依次读。关键点在于BUSY的下降沿是异步的，必须同步到FPGA的采样时钟域再使用，否则会引入亚稳态。另外AD7606是5V供电、5V逻辑电平的器件（部分型号可以通过引脚配置成3.3V），如果你的FPGA BANK是3.3V，需要电平转换芯片或者串阻分压，直接连会损坏IO。

采样率的计算也要留意。8通道轮询一遍需要至少8个读周期加转换时间，如果你的FPGA读时钟是10MHz，读一个通道按32个时钟算（包含建立时间），8通道就是256个时钟即25.6微秒，再加上转换时间大约4微秒，总周期接近30微秒，也就是最高约33kSPS的全通道采样率。想要200kSPS就必须用更高时钟或者并行读多通道。

5.3 PCIe和三速以太网：什么项目才值得上

高速接口是分水岭。PCIe和三速以太网看起来高端，但引入的复杂度也是成倍的。

PCIe在ZYNQ上主要用XDMA这个IP，它把PCIe的TLP事务封装成AXI接口，PS或PL侧只要像访问普通AXI从设备一样访问就能收发数据。难点不在IP本身，而在驱动和带宽匹配。你在PL侧算出来的理论带宽要和实际DMA带宽对比，很多时候瓶颈根本不在PCIe链路上，而在你的数据处理逻辑或者DDR带宽上。

三速以太网（10/100/1000M）在ZYNQ上通常用PS的GEM控制器，PHY芯片（Marvell 88E1512之类）通过RGMII连接。这里最容易出问题的是RGMII的时序：发送方向需要时钟偏移（通常是加2ns延迟），接收方向需要FPGA侧用IDELAY补偿。如果PHY和FPGA之间的走线长度差异较大，就必须逐条调整延迟值，直到时序收敛。

我的判断标准很明确：只有当并行数据流超过几百MB/s，或者需要和主机做低延迟大带宽交互时，才考虑PCIe。1000M以太网的实际吞吐在110MB/s左右，加上TCP栈的开销，能到70MB/s就算不错。这个量级对绝大多数图像和采集应用是够的。

5.4 PyTorch到FPGA：量化落地的真实边界

这个话题热度很高，但实际落地的难度被严重低估。核心矛盾在于：PyTorch训练出来的是浮点模型，FPGA上做浮点运算的代价极高，所以必须量化成定点（通常是int8）。量化会带来精度损失，这个损失能不能接受，取决于你的模型和任务。

目前比较成熟的路线有三条：Xilinx自家的Vitis AI DPU（适合卷积网络，有现成工具链）、FINN（偏学术，做二值化和低比特网络）、以及自己手写定点推理引擎（适合结构简单、规模小的网络，比如几层的全连接或小型CNN）。

我的实际体会是：如果模型参数量超过1M，或者有复杂的非线性层，建议直接用DPU，不要自己造轮子。手写引擎在自己的小网络上很快，但一旦要支持多种算子，工程量会爆炸。另外别忽略数据搬运的开销——很多时候推理本身只要几百微秒，但把输入数据从DDR搬到PL花了毫秒级，整体性能就被拖垮了。

6. 板子之外的事：选型、PCB协同与面试

技术学到一定程度，就要开始考虑工程上的其他环节。这部分内容在学校里基本学不到，但决定了你能不能把项目真正做出来。

6.1 从黑金板到高云、易灵思、Speedster7t的选型思路

入门阶段选板子，黑金、正点原子这类开发板的优势是资料全、例程多、社区活跃，遇到问题搜一下基本能找到答案。缺点是板载资源固定，做不了太深入的项目。

当你开始做实际项目，选型就要考虑几个维度：逻辑资源量（LUT、FF、BRAM、DSP）、高速收发器数量和速率、封装和引脚可用性、供应链和价格、工具链成熟度。

国产FPGA这两年进步很快。高云的产品在教育和小规模工业控制上用得不少，开发工具是自家的高云云源软件，学习曲线不算陡。易灵思的Trion和Titanium系列主打低功耗和小封装，在一些便携设备场景有优势。Speedster7t这个系列定位不太一样，它带2D NoC和较高带宽的存储接口，更适合高吞吐数据处理场景，工具链和生态与主流厂商有差异，上手前最好先确认有没有你需要的IP。

我的建议是：入门用主流厂商的板子把概念学扎实，做项目时再根据实际的资源、功耗、成本、供货要求来选。不要因为"国产"或者"便宜"就盲目切换到不熟悉的平台，工具链的坑很耗时间。

6.2 拿得出手的项目清单

我整理几个难度递增、而且面试时能讲清楚的项目类型，都是我在带人过程中验证过可行的：

重点在于讲清楚。面试官问"你做过什么"，你说"做过图像处理"，这没有任何信息量。你要说的是：用的是什么传感器、什么接口、多少分辨率多少帧率、数据怎么缓存的、遇到了什么时序问题、怎么解决的。一个细节讲透，胜过十个项目名字。

6.3 FPGA与PCB的协同：引脚约束和电源方案

这是软硬件交界的地方，也是最容易扯皮的地方。FPGA工程师必须在原理图定稿前就把引脚分配好，因为BANK电压、差分对位置、时钟输入位置都受限于硬件。

几个硬性约束要记住：BANK电压决定了IO标准，1.8V的BANK不能接3.3V的信号；差分对必须成对分配，而且要在同一个BANK内；时钟输入最好走专用的时钟引脚，走普通IO虽然也能用，但抖动和延迟特性差很多；MGT收发器有固定的BANK位置，不能随意分配。

电源方案上，ZYNQ一般需要核压（0.85V或1.0V，取决于具体型号和速度等级）、DDR电压（DDR3是1.5V，DDR3L是1.35V）、MGT电压（1.0V和1.2V）、以及各BANK的IO电压。上电时序也要注意，通常要求核压先于IO电压建立。DDR3的走线要用Fly-by拓扑，地址和控制信号需要等长，这些在PCB设计阶段就要和硬件工程师确认。

注意：约束文件里的引脚分配必须和原理图严格一致，一个引脚写错，轻则功能不对，重则烧毁IO。我习惯在写约束前把原理图的相关页打印出来，一个一个对照，慢一点但不出错。

6.4 面试常见问题的实际答法

面试题网上到处都是，但答得好和答得对是两回事。我挑几个高频问题说说思路。

建立时间和保持时间。不要只背定义，要能画出时序图，说清楚"数据必须在时钟沿之前Tsu时间稳定，在之后Th时间保持稳定"，以及违例时会发生什么。

跨时钟域怎么处理。分类回答：单bit控制信号用两级同步；多bit数据用异步FIFO或者格雷码；握手信号用脉冲同步。能说出每种方式的适用场景，就比背知识点强。

FIFO深度怎么算。这是很多人栽跟头的地方。核心是"写快读慢"场景下，突发写入期间积累的数据量。公式思路是：深度 = 突发长度 - 突发期间读出的数据量，再考虑读侧的响应延迟。要能结合具体参数算一遍。

亚稳态怎么消除。两级同步、异步FIFO、格雷码，再加上MTBF的概念。如果能说出"两级同步降低的是概率而不是彻底消除"，会加分。

时序约束。create_clock、set_input_delay、set_output_delay、set_false_path、set_multicycle_path这些基本命令要会用，更重要的是知道什么情况下该用哪个。false_path用错会导致时序没约束，上板随机出错。

最后再说一点我自己的体会。FPGA和ZYNQ的学习最忌讳的是"看完教程就算学会"。我看过太多人视频刷了几十个小时，板子还是崭新的。真正让你进步的是那些调试到凌晨、波形怎么看都不对、最后发现是约束写错了一行的时刻。所以我的建议很简单：手边有个板子，想到什么就动手试，别怕把工程搞乱，搞乱了重建一个也就是十几分钟的事。