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简介：本资源是西安交通大学数字电路课程的组合逻辑实验报告，面向电子类、计算机类本科生及FPGA初学者，聚焦HDL建模、仿真验证与Basys2开发板实操能力培养。报告完整覆盖三大核心实验：基于Verilog实现的逻辑函数y=¬(ab+cd)设计与波形验证、4选1多路选择器模块开发与约束配置、以及四位数码管动态显示系统（支持8位开关输入的十六进制→十进制转换与扫描驱动）。资源为单个209KB的Word文档（.docx），内含实验目的、原理分析、完整HDL源码（含fangyao1、mux41a、x7heg4等模块）、引脚约束文件（UCF）关键配置说明、仿真测试激励代码及波形分析要点，结构清晰、注释详实，可直接用于课程报告撰写与实验复盘。已有154人学习下载，内容紧扣ISE 13.4开发流程，涵盖工程创建、综合实现、下载调试全流程，是理解组合逻辑设计方法与FPGA实践落地的优质参考材料。

1. 这份《西安交大数电实验组合逻辑实验报告.docx》不是模板套用文档，而是FPGA工程落地的实操切片

如果你正打开这份名为“西安交大数电实验组合逻辑实验报告.docx”的文件，大概率刚做完或正准备做西安交通大学《数字电子技术基础》课程中的组合逻辑FPGA实验——比如用74LS138译码器驱动共阴数码管、用CD4511实现BCD-七段译码、或设计多路选择器/全加器并在Basys2/EGO1开发板上验证。它表面是一份Word实验报告，内核却是ISE 13.4环境下从真值表→逻辑表达式→卡诺图化简→Verilog HDL描述→引脚约束→综合布线→下载验证的完整闭环。新手常误以为只要写出真值表就能得分，但实际扣分点集中在：未用ISE 13.4生成bitstream、约束文件（.ucf）中IO标准写错（如LVCMOS33误标为LVCMOS25）、数码管位选信号未做消隐导致重影、时钟域未隔离引发亚稳态。本篇不讲教科书定义，只拆解西安交大该实验在FPGA上真实跑通的4个硬性环节：逻辑建模如何避免冗余项、ISE 13.4工程配置关键参数、Basys2开发板数码管动态扫描的时序控制要点、以及用ChipScope Pro抓取内部信号验证组合逻辑路径延迟的方法。

2. 用ISE 13.4搭建组合逻辑FPGA工程：从新建项目到生成bitstream的最小可行路径

组合逻辑电路在FPGA上实现，核心是让综合工具将布尔表达式映射为查找表（LUT）结构，而非触发器链。ISE 13.4虽已停止更新，但仍是西安交大数电实验指定环境，因其对Spartan-3E（Basys2）和Spartan-6（EGO1）器件支持稳定，且与Xilinx官方教学资源完全匹配。若跳过ISE直接用Vivado，会因IP核调用方式、约束语法差异导致实验报告无法通过验收。

2.1 创建ISE工程并导入Verilog源文件的强制步骤

ISE 13.4不支持自动识别顶层模块，必须手动指定。常见错误是新建工程后直接写代码，结果综合时报“Top level module not found”。正确流程如下：

# 在Windows中启动ISE Design Suite 13.4 # 1. File → New Project → 填写Project Name（如decoder_74138）、Top-Level Module Type选HDL # 2. Next → Device Family选Spartan3E（对应Basys2）或Spartan6（对应EGO1） # 3. Device选XC3S100E-4CP132（Basys2）或XC6SLX9-2TQG144（EGO1） # 4. Synthesis Tool选XST（Xilinx Synthesis Technology），Simulator选None（实验不强制仿真） # 5. Finish后右键左侧"Design Hierarchy" → Add Source → New Source → Verilog Module # 6. 输入模块名（如decoder_74138），ISE自动生成带input/output声明的框架

提示：模块名必须与文件名完全一致（含大小写），例如文件存为decoder_74138.v，则模块声明必须是module decoder_74138 (...)。ISE 13.4对命名敏感，大小写不匹配会导致综合失败。

2.2 组合逻辑Verilog编码规范：避免锁存器（latch）生成的关键写法

西安交大实验要求纯组合逻辑，但学生常因if/case分支不全意外生成锁存器。例如设计3-8译码器时，若只写if (sel == 3'b000) y[0] = 1'b1;而未覆盖所有sel状态，ISE会插入latch保持y值不变——这违反组合逻辑定义，且在FPGA上消耗额外LUT资源。正确写法必须显式覆盖所有输入组合：

// 正确：使用always @* + 完整case语句，无default时所有分支必须穷举 module decoder_74138 ( input wire [2:0] sel, input wire ena, output reg [7:0] y ); always @(*) begin y = 8'h00; // 默认全0，防止latch if (ena) begin case (sel) 3'b000: y = 8'b00000001; 3'b001: y = 8'b00000010; 3'b010: y = 8'b00000100; 3'b011: y = 8'b00001000; 3'b100: y = 8'b00010000; 3'b101: y = 8'b00100000; 3'b110: y = 8'b01000000; 3'b111: y = 8'b10000000; endcase end end endmodule

注意：always @(*)是ISE 13.4推荐写法（非always @(sel or ena)），它自动推导敏感列表；y = 8'h00放在case外作为默认赋值，确保任何sel输入下y都有确定值，杜绝latch。

2.3 ISE 13.4中XST综合设置的3个必调参数

ISE默认综合策略偏向面积优化，但数电实验更关注时序可预测性。需手动调整XST参数以禁用高级优化，避免工具重写逻辑导致与手算真值表不符：

设置路径：Project → Properties → Synthesis Options → 修改上述三项。若不设Keep Hierarchy，ISE可能将译码器逻辑与顶层模块合并，导致RTL分析图无法对应实验要求的模块划分。

3. Basys2/EGO1开发板数码管动态扫描实现：时序精度与消隐控制的硬核细节

西安交大组合逻辑实验常以“数码管显示”为验证载体，但单纯用组合逻辑驱动静态数码管会因电流过大烧毁器件。实际必须采用动态扫描（Dynamic Scanning），即分时点亮各位数码管，利用人眼视觉暂留形成连续显示。这要求精确控制位选（digit select）与段选（segment data）的时序配合，而ISE 13.4中无现成IP核，需手写计数器+状态机。

3.1 动态扫描时钟分频：从50MHz系统时钟到毫秒级位选切换

Basys2板载50MHz晶振，若直接用于数码管扫描，刷新率过高导致人眼无法分辨。标准做法是分频出1kHz~2kHz扫描频率（即每位显示0.5ms~1ms）。关键在于分频计数器必须用同步复位，避免异步复位引发亚稳态：

// 生成1kHz扫描时钟（周期1ms），用于切换数码管位选 module scan_clk_gen ( input wire clk_50m, // 50MHz输入 input wire rst_n, // 低电平复位 output reg scan_clk // 1kHz输出 ); reg [14:0] cnt; // 50e6 / 1e3 = 50000，需16位计数器（2^16=65536 > 50000） always @(posedge clk_50m) begin if (!rst_n) begin cnt <= 15'd0; scan_clk <= 1'b0; end else begin if (cnt == 15'd49999) begin cnt <= 15'd0; scan_clk <= ~scan_clk; // 翻转产生方波 end else begin cnt <= cnt + 1'b1; end end end endmodule

提示：计数上限设为49999（非50000）是因为cnt == 49999时翻转，高电平持续50000周期（1ms），低电平同理，总周期2ms即500Hz。若需1kHz，应设cnt == 24999，此时半周期1ms，全周期2ms对应500Hz——此处故意展示常见误区：学生常混淆“扫描频率”与“位选切换频率”，实际1kHz扫描指每秒切换1000次位选，即每位显示1ms，需2kHz时钟驱动计数器。

3.2 数码管消隐（blanking）控制：解决重影问题的核心技巧

动态扫描时，若段选数据未在位选切换前清零，会出现“鬼影”（ghosting）：前一位的段码残留至后一位显示。西安交大实验报告扣分高频点即在此。解决方案是在位选信号变化前插入消隐周期——即先关断所有位选，再更新段选，最后打开新位选：

// 数码管动态扫描主控（4位共阴数码管） module digit_scan ( input wire clk_50m, input wire rst_n, input wire [15:0] hex_data, // 16位BCD数据，每4位对应1位数码管 output reg [3:0] digit_sel, // 位选：低电平有效 output reg [7:0] seg_data // 段选：a~g+dp，共阴极，高电平点亮 ); wire scan_clk; scan_clk_gen uut_clk (.clk_50m(clk_50m), .rst_n(rst_n), .scan_clk(scan_clk)); reg [1:0] digit_cnt; // 2位计数器，循环0~3选择4位数码管 reg [7:0] seg_reg; always @(posedge scan_clk or negedge rst_n) begin if (!rst_n) begin digit_cnt <= 2'd0; digit_sel <= 4'b1111; // 全部关闭 seg_data <= 8'h00; end else begin // 消隐阶段：先关闭所有位选 digit_sel <= 4'b1111; seg_data <= 8'h00; // 延迟1个scan_clk周期确保消隐完成 if (digit_cnt == 2'd0) begin // 更新段选数据 case (digit_cnt) 2'd0: seg_reg <= get_seg_code(hex_data[3:0]); // 第1位 2'd1: seg_reg <= get_seg_code(hex_data[7:4]); // 第2位 2'd2: seg_reg <= get_seg_code(hex_data[11:8]); // 第3位 2'd3: seg_reg <= get_seg_code(hex_data[15:12]); // 第4位 endcase end // 切换位选：仅打开当前位，其他关闭 case (digit_cnt) 2'd0: digit_sel <= 4'b1110; // 位0有效（低电平） 2'd1: digit_sel <= 4'b1101; // 位1有效 2'd2: digit_sel <= 4'b1011; // 位2有效 2'd3: digit_sel <= 4'b0111; // 位3有效 endcase seg_data <= seg_reg; digit_cnt <= digit_cnt + 1'b1; end end // BCD转7段码查表函数（共阴极） function [7:0] get_seg_code; input [3:0] bcd; begin case (bcd) 4'h0: get_seg_code = 8'b00000011; // a~g+dp，dp=1表示小数点亮 4'h1: get_seg_code = 8'b10011111; 4'h2: get_seg_code = 8'b00100101; 4'h3: get_seg_code = 8'b00001101; 4'h4: get_seg_code = 8'b10011001; 4'h5: get_seg_code = 8'b01001001; 4'h6: get_seg_code = 8'b01000001; 4'h7: get_seg_code = 8'b00011111; 4'h8: get_seg_code = 8'b00000001; 4'h9: get_seg_code = 8'b00001001; default: get_seg_code = 8'b11111111; // 全灭 endcase end endfunction endmodule

注意：digit_sel采用低电平有效（Basys2原理图确认），故4'b1110表示仅第0位（最右）导通；seg_data高电平点亮对应段。消隐逻辑体现在digit_sel <= 4'b1111和seg_data <= 8'h00的强制置位，且该操作在digit_cnt更新前执行，确保硬件层面无残留。

4. ISE 13.4约束文件（.ucf）编写：Basys2/EGO1引脚分配与电气标准实操指南

ISE 13.4中，约束文件（User Constraints File, .ucf）决定逻辑信号与物理引脚的绑定关系。西安交大实验报告要求明确写出约束内容，而学生常犯错误包括：引脚号写错（如将JP1误标为JP2）、IO标准混淆（LVCMOS33 vs LVTTL）、未声明驱动强度。以下以Basys2开发板驱动4位数码管为例，给出可直接粘贴的.ucf片段：

4.1 Basys2数码管引脚约束详解（基于Digilent官方原理图Rev.D）

Basys2板载4位共阴数码管，位选（digit_sel）连接JP1端口，段选（seg_data）连接JP2端口。需严格按原理图标注的pin编号填写，否则下载后无显示：

# Basys2数码管约束（UCF格式，ISE 13.4专用） # 位选信号：JP1端口，低电平有效 NET "digit_sel[0]" LOC = P11; # JP1_1 -> digit0 NET "digit_sel[1]" LOC = P12; # JP1_2 -> digit1 NET "digit_sel[2]" LOC = P13; # JP1_3 -> digit2 NET "digit_sel[3]" LOC = P14; # JP1_4 -> digit3 # 段选信号：JP2端口，a~g+dp对应P1~P8 NET "seg_data[0]" LOC = P1; # JP2_1 -> segment a NET "seg_data[1]" LOC = P2; # JP2_2 -> segment b NET "seg_data[2]" LOC = P3; # JP2_3 -> segment c NET "seg_data[3]" LOC = P4; # JP2_4 -> segment d NET "seg_data[4]" LOC = P5; # JP2_5 -> segment e NET "seg_data[5]" LOC = P6; # JP2_6 -> segment f NET "seg_data[6]" LOC = P7; # JP2_7 -> segment g NET "seg_data[7]" LOC = P8; # JP2_8 -> segment dp (decimal point) # 电气标准：Basys2数码管驱动能力要求IO标准为LVCMOS33，驱动强度IHS（High Speed） NET "digit_sel[0]" IOSTANDARD = LVCMOS33; NET "digit_sel[1]" IOSTANDARD = LVCMOS33; NET "digit_sel[2]" IOSTANDARD = LVCMOS33; NET "digit_sel[3]" IOSTANDARD = LVCMOS33; NET "seg_data[0]" IOSTANDARD = LVCMOS33; NET "seg_data[1]" IOSTANDARD = LVCMOS33; NET "seg_data[2]" IOSTANDARD = LVCMOS33; NET "seg_data[3]" IOSTANDARD = LVCMOS33; NET "seg_data[4]" IOSTANDARD = LVCMOS33; NET "seg_data[5]" IOSTANDARD = LVCMOS33; NET "seg_data[6]" IOSTANDARD = LVCMOS33; NET "seg_data[7]" IOSTANDARD = LVCMOS33; # 驱动强度设置（关键！防止电流不足导致亮度不均） NET "digit_sel[0]" DRIVE = 8; NET "digit_sel[1]" DRIVE = 8; NET "digit_sel[2]" DRIVE = 8; NET "digit_sel[3]" DRIVE = 8; NET "seg_data[0]" DRIVE = 8; NET "seg_data[1]" DRIVE = 8; NET "seg_data[2]" DRIVE = 8; NET "seg_data[3]" DRIVE = 8; NET "seg_data[4]" DRIVE = 8; NET "seg_data[5]" DRIVE = 8; NET "seg_data[6]" DRIVE = 8; NET "seg_data[7]" DRIVE = 8;

提示：DRIVE = 8表示8mA驱动能力，Basys2数码管典型工作电流为10mA，设为8mA可兼顾亮度与器件安全；若设为DRIVE = 12可能超限损坏FPGA IO Bank。所有信号必须声明IOSTANDARD，ISE 13.4默认为LVTTL，而Basys2要求LVCMOS33，不声明会导致电平不匹配，数码管不亮。

4.2 EGO1开发板约束差异点：Spartan-6的Bank电压与约束语法

EGO1采用Spartan-6 FPGA，其IO Bank电压为3.3V，但约束语法与Spartan-3E一致。主要差异在于引脚编号体系不同，且需注意Bank分组限制——同一Bank内所有IO必须统一电压标准。EGO1数码管位于Bank 1，故约束中IOSTANDARD仍为LVCMOS33，但引脚LOC需查EGO1原理图：

注意：EGO1的DRIVE参数不可设为8，Spartan-6支持DRIVE = 4、DRIVE = 8、DRIVE = 12、DRIVE = 16，但需确认Bank 1最大驱动能力。西安交大实验通常要求DRIVE = 8以兼容Basys2与EGO1。

5. 实验报告关键验证环节：用ChipScope Pro抓取内部信号分析组合逻辑路径延迟

西安交大数电实验报告不仅要求功能正确，还需验证组合逻辑的时序特性。ISE 13.4配套的ChipScope Pro是唯一可嵌入FPGA内部观测信号的工具，其核心价值在于：无需外接逻辑分析仪，直接捕获LUT输出节点的传播延迟，从而证明电路确为组合逻辑（无时钟域跨越、无寄存器插入）。

5.1 ChipScope Pro集成流程：从添加ILA核到触发捕获

ISE 13.4中ChipScope需手动插入ILA（Integrated Logic Analyzer）核，不能像Vivado那样自动生成。关键步骤如下：

1. 添加ILA核：Project → New Source → IP Core → Xilinx IP → Debug & Verification → ChipScope ILA
2. 配置ILA参数：
   • Data Depth: 1024（足够捕获多次扫描周期）
   • Trigger Width: 1（单信号触发）
   • Input Port Width: 8（监控seg_data）
   • Clock:clk_50m（必须用系统时钟，不可用分频后时钟）
3. 连接信号：在ILA配置界面，将seg_data拖入Data Inputs，scan_clk拖入Trigger Inputs
4. 生成网表：ISE自动在顶层模块插入ILA实例，并生成.ngc文件

5.2 抓取数码管段码切换过程：验证消隐效果的实操方法

运行ChipScope Analyzer后，设置触发条件为scan_clk上升沿，捕获seg_data波形。正常消隐效果应呈现“方波+零电平间隙”形态：

• 正确波形特征：seg_data在每次scan_clk上升沿后保持稳定值约0.9ms，随后跳变为8'h00持续0.1ms（消隐期），再跳变至下一数码管段码
• 错误波形诊断：若消隐期缺失，则seg_data连续变化无间隙，对应数码管重影；若消隐期过长（>0.5ms），则数码管闪烁

提示：ChipScope中Time Window设为10ms，Horizontal Scale调至100μs/div，可清晰分辨1ms级消隐周期。此波形截图是西安交大实验报告“结果分析”章节的硬性配图要求，缺则扣分。

5.3 组合逻辑路径延迟测量：用ISE Timing Analyzer交叉验证

ChipScope捕获的是信号在FPGA引脚处的波形，而组合逻辑的真实延迟需看LUT内部。ISE 13.4的Timing Analyzer可导出最差路径（Worst-case Path）报告：

1. Implement Design → Generate Post-Place & Route Static Timing
2. Tools → Timing Analyzer → Report → Worst-case Path
3. 查找From: decoder_74138/y[0]到To: seg_data[0]的路径，延迟值应≤5ns（Spartan-3E典型LUT延迟）

若报告中出现Thold（保持时间）违例，说明存在亚稳态风险，需检查是否在跨时钟域处遗漏同步器——但组合逻辑实验中不应有时钟域交叉，此违例往往源于约束文件未正确声明TNM分组。

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