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简介：面向通信工程、电子信息类专业的毕业设计与系统仿真实践，这份PDF文档系统讲解基于SystemView的锁相环（PLL）仿真与分析。内容从锁相环基本原理入手，详细拆解鉴相器、环路滤波器、压控振荡器三大部分，并梳理锁定范围、捕捉范围、稳态误差等关键特性，同时给出锁相频率合成器与分频比、环路滤波器参数的工程化设计思路。文档重点展示了在SystemView环境下搭建锁相环模型、设置仿真参数和分析锁定时间、相位噪声等结果的方法，覆盖跟踪实验、FM解调、下变频模型、单环与多环锁相频率合成器等多个典型仿真场景，具有较强的可操作性和参考价值。资源为单个PDF文件，大小5.93MB，内容紧凑，便于按章节翻阅，已有122人学习，适合需要完成相关课题或快速上手SystemView仿真应用的读者。

1. SystemView锁相环仿真：先把“环”拆开再上软件

用 SystemView 做锁相环仿真，很多人第一步就栽在“以为锁相环难在原理”上。实际上 PLL 锁相环的教科书模型足够成熟，真正让人反复返工的是另外三件事：在 SystemView 里选哪几个 token 搭环、环路滤波器参数怎么从 Kd 和 Kvco 反推、以及仿真步长和环路带宽之间的匹配。常见现象是模型连完，VCO 控制电压要么长时间不收敛，要么直接仿真发散。这篇文章按“建模选型 → 搭最小仿真模型 → 参数设计与锁定分析 → 避坑与测量技巧”的顺序，给出一套可以直接照做的 SystemView 锁相环仿真与分析路径。适合正在做通信同步、电机仿真或信号发生器仿真的工程师，也适合刚接触 SystemView 下载安装、想找一份完整 PLL 仿真流程的学生。

2. 锁相环建模与SystemView模块选型：从传递函数到信号流

2.1 锁相环的三个核心传递函数：先定 Kd、Kvco 和 F(s)

锁相环本质是一个相位负反馈系统：鉴相器输出相位误差信号，环路滤波器对这一误差整形，压控振荡器把控制电压积分成相位。SystemView 里仿真，第一步不是连 token，而是把这三个环节的增益写清楚。

鉴相器增益 Kd 的单位是 V/rad。如果用的是乘法器做正弦鉴相，输入信号幅度为 A1、VCO 输出幅度为 A2，那么 Kd = A1·A2/2。这里很容易踩坑：SystemView 的乘法器默认增益不是 1，实际输出幅度要根据输入幅度算，仿真前把 Kd 用幅度先算一遍，后面设 VCO 灵敏度才有依据。

压控振荡器增益 Kvco 的单位是 Hz/V。SystemView 的 VCO token 里一般直接给中心频率和调制灵敏度，灵敏度在仿真中表现为频率随控制电压的线性变化斜率。值得注意的是，在锁相环传递函数里，VCO 被视为一个理想积分器，相位输出对控制电压的传递函数是 Kvco/s，这个“s 域积分”是后面算环路带宽的基础。

环路滤波器 F(s) 决定了环路的阶数和稳定性。SystemView 里可以用一阶低通 token 实现一阶环，也可以在滤波器 token 里配置带一个零点和一个极点的传递函数实现二阶环。常见做法是二阶环：F(s)=(1+s·τ2)/(s·τ1)，其中 τ1 决定增益，τ2 决定阻尼。开环传递函数写作 G(s) = Kd·F(s)·Kvco/s，闭环误差传递函数 He(s) = s / (s + Kd·F(s)·Kvco / s) 的推导可以先放一边，但 τ1、τ2、Kd、Kvco 这四个参数必须提前准备好，否则到参数设置那一步会来回改。

2.2 SystemView 里搭 PLL 需要哪几个 token：一份模块选型表

SystemView 是信号级仿真工具，不是电路级 SPICE 仿真器。这意味着它不关心 MOS 管和电阻电容网表，而是直接在波形层面处理信号。选择信号级方案的理由很简单：锁相环锁定过程往往持续数十到数万个载波周期，电路级仿真步长在皮秒级，仿真发散概率高且速度慢；SystemView 每个载波周期只需 8～16 个采样点，足够反映锁定过程中的频率牵引和相位收敛行为。

以下是 SystemView 中搭 PLL 的最小 token 集合，对应关系可以直接对照 PLL 锁相环原理图：

实际仿真时，我会在乘法器后面加一个低通滤波去掉二倍频分量吗？如果用了乘法器做鉴相，乘法器输出里天然包含两倍载波频率分量。对于二阶级联滤波器，这个高频分量会被环路滤波器衰减；但为了波形干净，常见做法是在鉴相器输出后加一个截止频率远高于环路带宽的辅助低通。要注意这个辅助滤波器不能影响环路的相位裕度，建议截止频率设在环路带宽的 10 倍以上，属于“测量辅助”而不是环路的一部分。

2.3 从 PLL 原理图到 SystemView 信号流：三个常见选型错误

第一个常见错误是在 VCO 输出端直接接示波器看正弦波，却忽略了 VCO 的输入控制电压才是分析锁相行为的关键观测点。控制电压的收敛过程直接反映环路是否锁定，只看输出波形很难判断相位误差是否为零。

第二个错误是把环路滤波器实现为纯积分器。有些 SystemView 示例里直接用积分器 token 做滤波器，这等效于 τ2=0，形成临界稳定的一阶环，仿真结果会持续振荡。锁相环要稳定锁定，必须有一个零点来提供相位裕度，对应到滤波器参数就是 τ2 > 0。

第三个错误是 VCO 灵敏度设得过大。Kvco 如果达到数千 Hz/V，控制电压上几十毫伏的噪声就会让输出频率摆动几十赫兹，在 SystemView 分析窗口里表现为频谱发散。信号级仿真中 Kvco 一般取 10～500 Hz/V 就足够覆盖大多数教学和工程验证需求。

3. 在SystemView里搭最小PLL：连接方式、参数配置与仿真步长设置

3.1 最小 PLL 仿真模型的搭建步骤：从新建文件到观察控制电压

下面是一套可以直接照做的 SystemView 操作流程。假设系统采样率 100 kHz，输入信号频率 1 kHz，目标是把一个 1 kHz 的锁相环从零开始搭通。

1. 新建 SystemView 仿真文件，在系统设置里把采样率设为 100 kHz，仿真时长先给 100 ms。采样率 100 kHz 对 1 kHz 载波意味着每个周期 100 个采样点，足够处理环路带宽在几十赫兹量级的仿真。
2. 从 Source 库拖入 Sine Wave token，频率设为 1 kHz，幅度设为 1 V，作为输入参考信号。
3. 从 Functional 库拖入 Multiplier token，将 Sine Wave 输出接入乘法器第一个输入，第二个输入留给 VCO 反馈。
4. 从 Filter 库拖入一个线性滤波器 token，按二阶环传递函数配置系数。这里的典型做法是先设成一个一阶低通，截止频率约 100 Hz，跑通后再改成二阶。
5. 从 Source/Function 库找到 Voltage Controlled Oscillator token，中心频率设为 1 kHz，灵敏度设为 100 Hz/V，输出幅度设为 1 V。
6. 把滤波器输出接到 VCO 的控制输入端，VCO 输出分成两路：一路反馈到乘法器第二个输入，另一路接显示 token 用于后续分析。
7. 在滤波器输出端再加一个显示 token，方便在分析窗口直接观察 VCO 控制电压。

这套连接完成后，SystemView 分析窗口里应该有四个关键波形：输入参考信号、VCO 输出、鉴相器输出、环路滤波器输出。判断模型是否正常工作的第一步是看环路滤波器输出是否存在“从初始误差逐渐收敛到稳定电平”的过程，这个电平对应 VCO 最终锁定频率所需的控制电压。

3.2 采样率与仿真时长的匹配：SystemView 锁相环仿真的两个必设参数

SystemView 锁相环仿真中，采样率和仿真时长是最容易导致仿真发散的两个全局参数。采样率决定 VCO 相位累加的时间精度；如果每个载波周期采样点太少，VCO 的瞬时频率会出现明显的量化抖动，表现为控制电压上的毛刺。

一个保守的经验值是每个载波周期至少 16 个采样点。对于 1 kHz 载波，采样率应不低于 16 kHz，上面选了 100 kHz 是为了给环路滤波器和 VCO 输出波形留出裕量。仿真时长则要覆盖锁定的瞬态过程。锁定时间大约是环路带宽倒数的 5～10 倍，环路带宽如果设在 50 Hz，锁定时间约 100～200 ms，仿真时长给 300 ms 以上比较稳妥。

提示：先跑一遍短仿真确认没有接线错误，再拉长仿真时长做参数分析。上来就设 10 秒仿真，遇到模型错误时会浪费大量等待时间。

采样率过高也会带来问题。如果采样率高达 10 MHz 以上，100 ms 仿真会产生百万级数据点，SystemView 分析窗口渲染和导出都会变慢，Landmark 系统资源占用明显上升。信号级仿真不需要追求过采样，能让环路滤波器传递函数准确离散化即可。

3.3 系统仿真参数速查表：一份可直接抄的参数组合

下面这组参数适合作为 SystemView 锁相环仿真的起点，所有数值都按 1 kHz 载波设计。实际项目里只需要按比例缩放，不需要重新推导。

这套参数组合不太会出现仿真发散，因为环路增益 Kvco·Kd = 100 × 0.5 = 50 Hz/rad，对于 100 Hz 级别的环路带宽来说是合理的。下一章会讲如何根据锁定时间和阻尼比进一步调整。

4. 锁相环仿真参数设计与锁定/失锁分析：以环路带宽和阻尼比为主线

4.1 环路滤波器参数计算：从 Kd 和 Kvco 反推 τ1 和 τ2

锁相环仿真参数设计的核心不是多复杂，而是把二阶环的闭环带宽和阻尼比表达式用起来。对 F(s)=(1+s·τ2)/(s·τ1) 的二阶环，自然角频率和阻尼比分别为：

ωn = sqrt(Kd · Kvco / τ1)，ζ = τ2 · ωn / 2

实际设计时，先定目标 ωn 和 ζ，再反推 τ1 和 τ2。比如 Kd = 0.5 V/rad，Kvco = 2π × 100 rad/s/V，希望环路带宽 ωn = 2π × 50 rad/s（约 50 Hz），阻尼 ζ = 0.707，那么：

τ1 = Kd · Kvco / ωn² = (0.5 × 628) / (314)² ≈ 0.00318 s，τ2 = 2ζ / ωn = 2 × 0.707 / 314 ≈ 0.0045 s

把 τ1 和 τ2 换算成 SystemView 滤波器系数时，注意软件里传递函数为零极点形式还是多项式系数形式。常见做法是直接把 H(s)=(1+s·τ2)/(s·τ1) 拆开，等效为比例支路加积分支路，在 SystemView 里用两个 Gain token 和一个 Integrator token 组合实现。这样做的好处是可以在仿真过程中分别观察比例路径和积分路径的贡献，排错直观。

4.2 用 SystemView 做频率牵引与锁定时间测量：一个自动判定脚本

锁相环的锁定过程最直观的观察方式是给输入信号一个频率阶跃。具体做法是：在 50 ms 时刻把输入信号频率从 1 kHz 突变到 1.1 kHz，观察 VCO 控制电压如何从初始电平过渡到新的稳态电平。SystemView 里可以用一个频率受控的信号源实现，或者直接分段设置信号源频率。

锁定时间定义为控制电压进入并停留在稳态值 ±5% 误差带的最早时刻。手动从分析窗口读数误差太大，常见做法是把 SystemView 的分析窗口数据导出为文本文件，再用脚本自动判定。下面是一段简单的 Python 处理流程：

import numpy as np # 读取SystemView导出的数据，假设第一列为时间，第二列为控制电压 data = np.loadtxt('pll_control_voltage.csv', delimiter=',', skiprows=1) t = data[:, 0] * 1000 # 转换为ms vtune = data[:, 1] # 取最后10%数据的均值作为稳态电平 steady = np.mean(vtune[-int(len(vtune)*0.1):]) band = 0.05 * steady # 5%误差带 # 从未端向前找首次持续进入误差带的时刻 lock_time = None for i in range(len(vtune) - 1, 0, -1): if abs(vtune[i] - steady) > band: lock_time = t[i + 1] break print(f"稳态电压: {steady:.3f} V") print(f"锁定时间: {lock_time:.2f} ms")

这段代码的逻辑是先用最后 10% 数据估计稳态电压，再从后往前扫描，找到最后一个超出误差带的点，其相邻时刻即为锁定时间。注意循环里lock_time赋的是t[i+1]，含义是“最后一次超出误差带之后的第一个采样点”，这样不会因为控制电压瞬时穿越误差带而误判。

实际使用中，如果控制电压在误差带附近反复穿越，说明阻尼比偏低，锁定时间读数不稳定。这时先别急着改代码，回头把阻尼比调到 0.7～1.0 区间再测量。SystemView 导出数据时不要修改默认的精度设置，否则稳态电压的抖动会被量化误差放大，影响判定结果。

4.3 锁定与失锁的判定方法：时域波形不够，需要频率域辅助

只看控制电压波形有一个陷阱：当输入频率和 VCO 中心频率相差很大时，控制电压可能振荡在某个均值附近，波形看上去“稳定”，但 VCO 输出实际上没有与输入信号同步。要区分锁定与失锁，常见做法是把 VCO 输出波形做 FFT，观察谱线是否集中在输入频率的单根谱线上。

如果 VCO 输出频谱里出现两根相距较近的谱线，说明锁相环处于频率牵引状态，环路还没有真正把相位误差压到零。SystemView 的分析窗口支持对任意 token 输出做 FFT 分析，操作方式是在 VCO 输出波形窗口里打开频谱分析视图，设置频域分辨率为 1 Hz 以下。频率分辨率不够时，两根牵引谱线会被融合成一根宽带谱，造成“已经锁定”的误判。

锁定的另一个辅助判据是鉴相器输出的直流分量是否接近零。对正弦鉴相器，锁定时相位差收敛到 π/2 的某个固定偏置，鉴相输出的平均值对应这个偏置。如果鉴相器输出均值在锁定后仍在持续漂移，说明环路有缓慢的相位滑动，常见原因是 Kvco 设置得过大或环路滤波器的积分支路被限幅。

4.4 参数扫描：用不同阻尼比看锁定过程的差异

SystemView 没有内置的参数扫描 sweep 面板，常见的做法是把 PLL 封装成 MetaSystem 子系统，然后复制多个实例，每个实例用不同的 τ1 和 τ2 系数，在同一仿真中对比输出。我对阻尼比的选择倾向于 0.707：过冲小、锁定时间短，相位裕度也比较充足。

实际操作中，可以把 τ2 作为变量，分别设为目标值的 0.6 倍、1 倍和 1.7 倍，跑三次仿真，把控制电压曲线叠加到同一个分析窗口里。这条曲线的包络变化比单次仿真更能说明阻尼比的影响。参数扫描过程中如果出现控制电压无限增长，说明环路滤波器积分支路没有限幅，SystemView 的 Integrator token 需要设置输出上限。

5. 避免SystemView锁相环仿真发散与控制电压测量技巧

5.1 仿真发散时的三个检查点：环路增益、采样率和滤波器系数

SystemView 锁相环仿真发散，最典型的表象是控制电压在几个采样点内冲到上百伏，或者 VCO 输出幅度爆炸成锯齿状。检查顺序按“成本从低到高”排。

第一，检查环路直流增益 Kd·Kvco。这个乘积如果超过载波频率的一半，环路在离散时间域上就已经不稳定，跟采样率无关。第二，检查采样率是否满足每个载波周期 16 个采样点的下限。采样率不足时，VCO 相位累加的量化误差会以增益形式叠加到环路上，表现出高频抖动甚至自激。第三，检查环路滤波器 token 的分子分母系数是否按采样周期离散化。直接用 s 域系数填入离散滤波器 token，常见做法是把传递函数转换到 z 域，SystemView 也支持直接输入模拟滤波器系数并自动离散化，但需要确认内部算法选用的是双线性变换还是零阶保持，这会影响高频段的相位。

如果三个检查点都没问题但仿真仍然发散，我一般会在乘法器输出端临时加一个低通滤波器观察二倍频分量是否过大，这能帮助区分“环路不稳定”和“观测点被高频干扰淹没”两种情况。

5.2 控制电压测量技巧：让锁定过程看得更清楚

测量 VCO 控制电压时，直接在分析窗口看原始波形容易被高频纹波干扰。常见做法是在控制电压观测点加一个截止频率远高于环路带宽的低通测量滤波器，例如环路带宽 50 Hz，测量滤波截止频率设 500 Hz，这样既不影响环路动态特性，又能把纹波滤掉。

另外一个实用技巧是测量控制电压的差分变化量而不是绝对值。设定初始控制电压为 0 V 参考，频率阶跃后观察控制电压的变化量，这个变化量直接对应同步频率差除以 Kvco。比如输入频率阶跃 100 Hz，Kvco=100 Hz/V，控制电压稳态增量应为 1 V。如果测量结果明显小于这个值，说明 VCO 中心频率和输入频率的初始频差已经被静态相差补偿掉一部分，环路工作点偏离了 VCO 线性区。

5.3 把 PLL 封装成 MetaSystem 并做参数批处理的收尾技巧

SystemView 锁相环仿真做到后面，几乎一定会遇到“同一套环路换参数反复仿真”的需求。把 PLL 模型封装成 MetaSystem 子系统后，对外只暴露输入信号和控制参数两组接口，内部滤波器系数、VCO 灵敏度的调整不会影响外部连线。这个做法在对比不同环路带宽或不同 Kvco 时尤其高效。封装时注意把 VCO 的控制电压输出引到 MetaSystem 的公共输出端口，避免每次都要进入子系统内部去临时接显示 token，这也是排查 SystemView 仿真发散时最省时间的准备工作。

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