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ECOC 2026 还没正式开幕，但圈子里关于硅光的讨论已经提前热起来了。这次大家关注的重心，从传统的可插拔光模块参数表，转移到NVIDIA曝出的硅光技术路线上——微环智能分配、无源偏振分集接收，这两个词几乎串起了整个 DWDM 光互连的下一代演进方向。

有一件事很有意思：随便在搜索引擎里输入 NVIDIA，跳出来的大多是显卡驱动装不上、控制面板找不到了、Ubuntu 装完驱动黑屏这类问题，普通开发者的目光全被 GPU 驱动体验吸引。但真正在数据中心基础设施里干活的人，反而会去盯 NVIDIA 在光互连上的布局，因为 AI 集群的瓶颈早就不是算力芯片本身，而是把几千张卡连成一台机器的那张光网络。

这篇文章不聊驱动安装，聊的是一项更硬核但更值得关注的技术动向：NVIDIA 如何用微环调制器阵列做 DWDM 的波长分配，又如何在接收端用无源偏振分集绕开硅光天生怕偏振的死穴。我会把原理、设计思路、工程落地和测试踩坑都拆开讲，适合做硅光芯片、光模块、CPO 封装以及 AI 网络架构的朋友参考。

1. DWDM 光互连的隐痛：为什么大家死磕硅光

1.1 可插拔光模块撞上带宽密度之墙

过去十年数据中心光互连的绝对主角是可插拔光模块：从 10G、25G 一路到 100G、400G，QSFP-DD 和 OSFP 把电口密度做到了物理极限。但到了 800G 和 1.6T 时代，这条路明显走不动了。

问题出在三个层面。第一是机械尺寸，一个 OSFP 模块的插拔机构、散热器和笼子占用面板面积很大，交换机前面板就那么长，端口数被物理空间卡死。第二是电气链路，可插拔方案里光引擎离交换芯片还有一段 PCB 走线，频率越高损耗越大，SerDes 功耗跟着往上飙。第三是 DSP 功耗，800G 模块里的 DSP 要做复杂的均衡和前向纠错，每比特功耗摊下来完全不划算，一个 800G 可插拔模块功耗轻松超过 15W。

所以行业转向 CPO，也就是共封装光学。把光引擎直接封装到交换芯片旁边，去掉长 PCB 走线，把端口密度交给光波导而不是金属连接器。NVIDIA 在这个方向上的态度一直很明确：GPU 集群的 Scale-up 带宽每年翻倍，单纯靠换连接器规格撑不下去，必须把光放进封装里。

1.2 DWDM 与微环：高密度多波长的必然组合

CPO 解决了光引擎的位置问题，但单根光纤怎么同时传很多路信号？传统数据中心互连用并行单模方案，比如 DR4/DR8，每对光纤只跑一个波长，8×100G 就得 8 对光纤。等带宽到几十T，光纤数量、板边连接器数量、光缆管理成本全部爆炸，而且多纤并行的良率和运维都是大麻烦。

DWDM 的思路是在同一根光纤上并行几十上百个波长。50GHz 通道间隔在 C 波段大约对应 0.4nm 波长间隔，一根光纤跑 64 甚至 128 个波长完全可行，每波长跑到 100G 或 200G，单纤容量直接到 6.4T、25.6T，光纤用量大幅减少。但 DWDM 对发射端有要求：每个波长都要对应的调制器，而且这些调制器必须做在同一个芯片上。

这里就轮到微环上场了。传统 MZM（马赫-曾德尔调制器）每条臂几毫米长，做 8 个就已经占满芯片，做 64 个不现实。微环调制器的核心谐振环直径可以做到 10μm 量级，比一根头发丝还细，阵列化集成非常自然，天生适合 DWDM。所以 NVIDIA 的硅光方向选择微环阵列做多波长调制，本质上是被带宽密度逼出来的必然选择。

1.3 三个绕不开的痛点：温漂、偏振与链路预算

微环虽然密度高，但有两大致命短板：波长漂移和偏振敏感性。硅波导的热光系数很高，谐振波长随温度显著变化，芯片上一旦产生温度梯度，所有环的谐振峰就会集体偏掉；普通单模光纤又不保偏，光在光纤里传输后偏振态随机旋转，而硅光波导只对某一个偏振态设计良好，偏振一旦失配信号就掉。再加上 CPO 场景下链路预算是固定的，发射端插损、接收端插损、耦合插损都要控制在很小范围内，这三件事叠加起来非常致命。

NVIDIA 这次拿出的两项技术，刚好对应这些痛点：微环智能分配解决温漂和阵列一致性，无源偏振分集接收解决偏振随机性和损耗预算。下面逐个拆。

2. 微环智能分配：从“逐环吵架”到“统一调度”

2.1 微环谐振器为什么值得押注

微环谐振器的原理可以理解为一种光学的音叉：只有波长刚好匹配环的周长时，光才会在环里形成增强的谐振，其他波长直接穿透过去不进来。微环做调制器时，会在环上集成一个 PN 结，外加反向偏置电压会改变载流子浓度，进而改变波导折射率，让谐振点高频抖动，于是输出光强就跟着信号变化了，这就是微环调制器的基本机制。

相比 MZM，微环的体积优势是数量级的。MZM 的移相臂按毫米算，微环核心按微米算，一个 64 通道的微环阵列在芯片上占据的空间，可能只相当于单个 MZM 的零头。而且微环的 Q 值高，调制效率也高，驱动电压摆幅可以做得更低，这对降低功耗有很大帮助。

当然，高 Q 值意味着对工艺偏差和温度极度敏感，这也是它迟迟难以量产的原因。NVIDIA 敢把它当成主力方案推，说明他们在如何驯服这个敏感点上有成套的工程解法，“智能分配”正是这个解法的核心。

2.2 温度漂移是最大敌人

硅波导热光系数大约在 1.8×10⁻⁴/K 这个量级，等效到谐振波长上，大约是 80~100 pm/°C 的漂移量。这是什么概念？50GHz 网格的波长间隔大约 400pm，也就是说温度每升高 4~5°C，一个微环的谐振峰就漂过了一个通道。而一颗交换芯片周围的热密度非常高，激光器、驱动芯片、封装基板都是热源，芯片表面温度梯度十几度都很常见，如果不控制，微环阵列根本对不上 DWDM 波长。

传统的解决办法是给每个微环配一个加热器，再用闭环控制把环锁定到目标波长上。这个方案技术上成熟，成本和代价却不低：一个环的加热功耗通常在十几到几十毫瓦，64 个环加起来就是一两瓦；加热器还会产生严重的热串扰，隔壁环一调温，这个环就跟着跑，调试起来极其痛苦。

2.3 “智能分配”的实际工作方式

我理解 NVIDIA 这个“智能分配”，不是简单地把每个环统统加热到目标波长，而是在整个阵列层面先做一次波长分配，再做局部锁定。由于制造工艺存在偏差，同一片晶圆上每个环的自然谐振波长各不相同，如果给它们统一设定目标，必然导致某些环调谐量巨大、功耗爆表，某些环甚至够不到目标。

合理的工程做法是“谱分配加锁定”两层架构。系统上电后，模块里的控制单元逐个扫描所有微环的真实谐振峰位置，形成一张天然波长表；然后将这张表与 DWDM 通道网格做匹配，把每个环分配到离它自然谐振最近的可用通道上，使得所有环的调谐量总和最小。分配完成后，每个环再用低速闭环控制做细调，持续补偿温度波动。

这里“智能”二字的关键价值，在于把工艺偏差消化在算法里，而不是把成本烧在晶圆一致性上。微环阵列对晶圆工艺均匀性的要求被大幅放宽，良率自然就上去了。而且这种分配是软件的，可以在系统启动时动态重分配，某通道性能恶化时甚至能做在线搬移，这是传统固定波长方案做不到的灵活性。

2.4 功耗与面积的量化收益

按行业常见参数估算：传统加热锁定方案单个微环功耗 20mW 量级，64 个环就是 1.28W；采用智能分配把每环调谐量压到最小，再配合热隔离结构，整片阵列锁存功耗有机会压到 0.5W 以下。面积上，单个微环本体不到 20μm，加上 PN 结电极和波导布线，按 100μm 周期排布，64 通道的线性阵列也只有几毫米，做在 CPO 光引擎里非常宽松。

当然，微环方案把工艺和温度的压力转移到了控制和算法侧，芯片里需要集成监控光电探测器、低速驱动电路，模块里需要运行控制固件。这套系统门槛不低，但换来的收益是通道密度和功耗的双重优势，对大带宽 AI 集群来说值得。

3. 无源偏振分集接收：给随机偏振态兜底

3.1 硅光波导的偏振敏感性从何而来

硅光主流平台是 SOI，顶部硅层厚度通常只有 220nm 左右，硅和二氧化硅的折射率差极大，波导对光的束缚极强。这种强限制带来的副作用是：波导的传播特性高度依赖光的偏振方向，TE 模和 TM 模的有效折射率完全不同，工程师设计的绝大多数无源器件和调制器都只对 TE 模做过优化。

问题在于，数据中心里大量使用普通单模光纤，它的折射率分布有一定椭圆度，加上敷设时的弯曲和应力，光在光纤中传输时偏振态会随机旋转。早上测的开通链路和晚上测的可能完全两个状态，如果接收芯片只认 TE，一旦输入变成 TM，信号可以直接掉好几个 dB，甚至完全收不到。

3.2 有源偏振控制不是好生意

传统应对偏振的办法是使用保偏光纤，或者在接收端加动态偏振控制器。保偏光纤贵，且连接时必须精确对轴，施工要求极高，在数据中心大规模部署根本不现实。动态偏振控制器通常靠机械挤压或者液晶延迟，体积大、速度慢、可靠性差，还要一路反馈控制环，成本远高于数据中心模块能够承受的范围。

所以，工程上真正靠谱的思路是接收端偏振分集。这并非新概念，相干光通信里早就用了几十年，只是以前短距离模块觉得用不上，现在带宽密度上来了，无源分集方案开始被下沉到 IMDD 和 DWDM 场景。

3.3 “无源”偏振分集怎么实现

一个典型片上无源偏振分集接收前端由两部分组成：偏振分束器（PBS）和偏振旋转器（PSR）。光从光纤耦合进芯片后，先经过 PBS 把 TE 和 TM 两个正交偏振分量分开，然后 TM 分量通过 PSR 被旋转成 TE，这样两个支路都以芯片最擅长的 TE 模式继续传输，再各自送进解复用和接收结构。整个过程全部由静态波导结构完成，没有反馈环路，没有可动部件，所以叫“无源”。

无源的核心价值在于可靠性，没有活动部件就没有磨损和响应带宽问题，封装上也简单很多。代价是对器件的性能要求高：PBS 的消光比要足够大，不能让 TM 分量泄漏到 TE 支路；PSR 的工作带宽要覆盖整个 C 波段，而且两条支路的插损要尽量匹配。做得好时，总体偏振相关损耗可以控制在 0.5dB 以内，偏振影响从“链路能不能通”降级成“一点点可预期损耗”。

3.4 偏振分集与微环解复用的两级配合

接收链路完整走一遍大概是这样的：光纤输入先经过边缘耦合器进芯片，然后无源偏振分集把两个偏振分成两路 TE 光；每一路再进入 DWDM 解复用结构，解复用可以用阵列波导光栅，也可以用微环滤波器阵列。NVIDIA 选后者更顺理成章，因为发射端已经有微环工艺基础，接收端复用同一种器件，PDK 和工艺路线统一，开发成本更低。

解复用之后，每个波长通道落到对应的光电探测器上，两个偏振支路的 PD 信号在电域合成。合成方式可以根据调制格式选择，强度调制直接检测场景下做两路功率相加就可以，相干场景下则需要更完整的相位处理。分集接收完成后，接收功率不再随着偏振态随机波动，链路预算的设计余量可以果断收紧，系统稳定性大幅提升。

4. 工程落地：从器件设计到系统验证的实操要点

4.1 器件级设计先算清四笔账

微环这玩意设计自由度很高，但关键参数就几个。第一是自由光谱范围，环的周长决定 FSR，必须覆盖你关心的 DWDM 波段，否则一个通道的谐振峰和另一个通道的杂散峰出现混淆。第二是 Q 值，Q 值越高滤波越尖锐，但调制带宽会受限，要在通道间隔和数据率之间做权衡，一般设计过程里会反复迭代。第三是环与总线波导的耦合间隙，这个参数直接影响插损和消光比，偏偏它又是对工艺线宽最敏感的量，版图设计时一定要看工艺公差。第四是 PBS 和 PSR 的带宽、消光比，这两个数值决定偏振分集是否真正无源可用。

工具链上建议先用 FDTD 求解器把单元结构跑透，再结合 PDK 参数做整版仿真；流片前做一轮蒙特卡洛工艺容差分析，重点看耦合间隙和硅层厚度的波动对微环谐振峰的影响。这一步省了，后面流片回来就会非常被动。

4.2 封装耦合不能因为是“无源”就放松

很多人看到“无源偏振分集”这个说法，下意识觉得接收端不需要任何控制，封装随便怼一怼就行。实际完全不是。偏振分集只是解决了光路上的偏振随机性问题，光纤到芯片的耦合精度依然决定插损，而且是模块级别最贵的一道工序。

从耦合方案看，边缘耦合器对偏振分集更友好，它的模场可以做得接近光纤，对准容差虽然要求高，但带宽宽、偏振敏感度低；光栅耦合器对准容易，但带宽窄，而且角度依赖性会引入额外的偏振问题。CPO 场景里光引擎紧贴交换芯片，封装还要面对热膨胀失配：温度循环时基板和芯片之间会发生相对位移，如果耦合结构固定不牢，损耗就会慢慢变差。所以哪怕接收端是全无源，封装设计和可靠性验证一点都不能省。

4.3 系统级验证：偏振扫描与温度扫描是必选项

硅光系统的测试计划要跟传统模块测试区别开，有两个测试在实验室阶段就必须做。一是温度扫描，把模块放进温箱，从 0°C 到 70°C 走循环，同时监测所有微环的锁定状态和误码率，观察失锁次数和恢复时间。二是偏振扫描，用偏振扰偏器在接收端快速扫过庞加莱球，记录误码率的波动范围，这一步能非常粗暴地暴露偏振分集的短板。

具体测试项目包括：冷启动后的波长锁定时间、温度循环下的失锁率、偏振扰偏下的功率波动、多波长同时工作时的通道隔离度、长时运行的功耗变化。测试仪表不算复杂，可调激光器、误码仪、光功率计、温箱、偏振扰偏器各一台，按这些项目把数据拉全，芯片行不行基本一目了然。

5. 实测路上绕不开的坑：问题排查速查表

5.1 微环锁定失败，不全是算法锅

实际调微环阵列的时候，最让人崩溃的就是“明明扫描波形正常，一键锁定却起不来”。排查顺序建议先看硬件再看算法。先扫出所有环的真实谐振曲线，确认每个监控光电探测器的响应一致性，有时候某个 PD 电流偏小，是因为它的波导耦合器设计留的余量不足，并不是波长不对。再看控制环路，采样率太高容易把光电噪声当成信号，导致控制量抖动；采样率太低又跟不上温度变化。PI 参数一定要在系统里现场标定，别相信仿真值，微环的热时间常数跟封装结构关系很大，一个模块一个样。

5.2 偏振分集后仍有 PDL 波动

分集做完以后还测到偏振相关损耗超标，不外乎三个原因：PBS 消光比不够，一部分 TM 泄漏进 TE 支路形成干涉；PSR 的转换效率在 C 波段边缘掉得厉害；两个偏振支路的探测器响应度不一致，导致分集合成时出现残余波动。解决办法也很直接：电路上给两支路独立的可调增益，在模块校准阶段把两者的增益对齐；器件层面检查 PSR 的设计带宽是否覆盖了使用的通道范围，而不是只看中心波长表现。

5.3 多波长同时工作时的通道串扰

当 64 个波长同时跑起来，最容易出问题的不是单个环，而是环之间的热串扰。某个通道调谐量大，加热功率高，隔壁环就跟着漂，形成“你追我赶”的震荡局面。版图设计阶段给高功率加热器预留隔离槽，环与环之间拉开间距，比事后写复杂算法去补偿有效得多。还有相邻通道的隔离度问题，微环滤波器的滚降特性有限，通道间隔越紧隔离越差，测试时要用光谱仪实测相邻通道串扰，必要时在接收端增加一级粗波分解复用来做模板抑制。

5.4 “测试通过，上机挂了”的隐性原因

实验室里测得好好的模块，装到机房就出问题，最常见的原因是实验室馈入光用的是保偏尾纤，把偏振变化这个最大的变量给屏蔽了。机器里插的是普通单模光纤，温度、振动、连接器插损都在变，偏振态更是随机跳。我个人的经验是，开发阶段就要把“保偏尾纤加偏振扰偏器”当成标准测试环境，让偏振变化从第一天起就进入设计视野；别等上机出问题再回头查偏振分集的指标，那时候的返工成本是几何级数增长的。

6. 这套技术会如何改变产业链

6.1 硅光 PDK 与代工能力成为新瓶颈

微环阵列和偏振分集器件都不是标准 CMOS 里的常规单元，它们对硅光工艺平台提出了很高要求：掺杂浓度一致性要稳，光刻套刻精度要准，刻蚀深度偏差要小。过去光模块厂自己拿普通硅光 PDK 拼拼凑凑也能出货，现在做 CPO 级微环阵列，没有代工厂深度定制的 PDK 根本玩不转。所以硅光代工厂的能力会直接成为行业瓶颈，哪家代工平台先给出带微环、PBS、PSR 标准单元且经过充分验证的 PDK，哪家就能吃到未来几年 CPO 放量的最大红利。

6.2 光模块厂与 CPO 生态重新分工

传统光模块厂的核心壁垒是把高速电芯片、光芯片、封装整合成标准模块。CPO 时代，芯片设计的主导权越来越向芯片公司集中，光模块厂的角色会逐渐变成“光引擎封测中心”：负责高精度耦合、大规模测试、可靠性筛选，以及和交换芯片厂商绑定做共封装的整套装配。NVIDIA 这套硅光方案如果规模落地，一大批没有自有芯片设计能力的模块厂会被迫转型，而具备高速封装经验的封测厂会迎来一波新机会。

6.3 成本拐点与每比特功耗的账

光互连好不好，最终要看两个经济账：每比特成本和每比特功耗。微环阵列把通道密度提上去了，芯片面积摊薄，单通道成本有望明显低于 MZM 方案；无源偏振分集省掉了活动件和反馈系统，封装和测试成本也比有源偏振控制低。功耗端，CPO 加微环调制把每比特能耗压缩到可插拔方案的一半甚至更低，这对动辄几万张卡的 AI 集群是巨大诱惑。业界普遍预期这一波硅光互连的量产定型窗口就在 2026 到 2027 年，ECOC 2026 正好是方案收敛和产业链对齐的关键节点。

我这两年调过的硅光芯片不少，有一点体会很深：硅光方案的难点从来不在某个单一器件上。微环设计得再漂亮，温度一变照样漂；偏振分集做得再无源，封装和校准跟不上就会前功尽弃。NVIDIA 把微环智能分配和无源偏振分集接收放到同一套方案里讲，本质上是把芯片设计、控制算法、系统封装当成一个整体来解，这种系统思维才是真正值得抄的地方。

如果只记住一条，我想说：越是看起来无源的方案，越要留足测试验证的余地。偏振分集确实省掉了反馈环路，但它把成本转嫁到器件消光比、两路匹配和封装精度上，开发早期就把偏振扫描、温度循环、多波长串扰这些场景做进测试计划，比等板子全部做完再返工强得多。微环智能分配的价值也不只是省几瓦功耗，它给出了硅光阵列从实验室走向量产的可行性路径：不靠晶圆天生一致，靠算法把工艺偏差消化掉。这个思路，未来很多光子集成方案里都还会复用。