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做电机驱动、逆变器这类东西，绕不开“六路互补PWM”这个坎。不管你是做三相永磁电机控制，还是只想做一个三相异步电机的开环调速，底层面对的都是同一件事：用六路PWM去控制三相全桥里的六个功率管。我最早做这个实验的时候，心里想的是“配置一下就能出波形”，结果一上示波器就懵了——死区没配对、上下桥臂偶尔同时导通、占空比和预期差一大截，最后查了一圈，问题居然出在示波器探头地线上。这篇博文把我做“验证六路互补PWM”实验的整个设计思路、参数计算、实测步骤和排错过程完整记下来，给正在调底层驱动的朋友做个参考。

1. 实验背景与整体设计思路：验证为什么比生成更重要

1.1 为什么电机驱动离不开六路互补PWM

三相电机或者三相逆变器的主电路，典型结构是三相全桥：六个功率管分成三组，每一组构成一个桥臂，分别连接电机的U、V、W三相。每个桥臂分为上管和下管，上管导通时该相电压接近母线正端，下管导通时接近母线负端，上下管交替工作，才能在该相输出一个可控的电压波形。这里有一个物理上的硬规矩：同一桥臂的上下管绝对不允许同时导通，否则电源正负极直接通过桥臂短路，功率管会瞬间烧毁。这就是“互补PWM”存在的根本原因——上下管的驱动信号必须互为反相，并且在切换过程中留出一段两者都关断的间隔时间。

这个间隔时间就是死区时间，一般用Td表示。六路互补PWM的意思，就是六路开关信号分成三组，每一组两两互补：CH1和CH2互补控制U相上下管，CH3和CH4互补控制V相，CH5和CH6互补控制W相。这个“六路”不是说六路信号互相之间都有固定相位，而是指三对互补输出。很多新人在看时序图时会把三组之间也要求成完全同步，其实不一定，具体相位关系要看应用——SPWM里三组之间有120度相位差，SVPWM里则是由扇区状态机决定。做“验证”时，第一步只验证组内互补关系，第二步才验证组间相位。

1.2 实验的目的不是“让PWM输出”，而是“证明PWM符合预期”

很多人把实验理解成“把代码烧进去，看到波形动了就行”，但验证实验有更高的要求。我做这个实验时给自己定了三个检测项：第一，六路输出的频率和占空比与设计值一致；第二，三组互补信号之间的死区时间符合设定值；第三，极性正确，且在整个占空比变化范围内始终保持互补和死区。这三点都满足，才能说这个PWM模块的配置是可信的，后续才能放心地接功率板、接电机，去调FOC或SVPWM算法。

验证手段上我分了三个层次：先看逻辑波形，即直接在MCU引脚上测量3.3V或5V的电平信号，这一步用来验证软件配置；再看空载输出，即接入驱动板但电机不接或接阻性负载，用来验证驱动电路是否把逻辑信号正确转换成功率管的开关信号；最后才接电机看相电流相电压。这样做的好处是，一旦波形不对，能快速隔离是软件问题还是硬件问题，而不是拿着示波器在一堆线里乱猜。

1.3 为什么用硬件PWM外设而不是让GPIO软件翻转

这一节得专门说一下方案选型。我在不少项目里看到过用定时器中断翻转GPIO来“模拟PWM”的做法，两路时还能凑合，到六路互补就非常吃力。第一，中断响应有不确定性，两路死区只能靠软件延时，延时期间CPU被占死；第二，频率稍微高一点，比如20kHz，每个周期中断多次，CPU几乎没有余量处理控制算法；第三，如果翻转顺序写错，高侧和低侧同时导通，就会直接炸管。所以做六路互补PWM，首选必须是带互补输出功能的高级定时器。

带高级定时器的MCU，典型的是Cortex-M内核里带TIM1/TIM8这类外设的型号。这类定时器在硬件上就支持两路互补输出、可编程死区插入、刹车输入、自动关断等机制。死区由硬件在对输出级控制时插入，不需要软件干预，既精确又不占CPU。对于验证实验而言，用硬件外设还有一个好处：配置完成后的波形是确定性的，排错时只需要检查寄存器状态，不用分析中断时序。如果你的MCU没有高级定时器，也可以用外部死区芯片或FPGA来做，但复杂度就不是一个量级了，不在本文讨论范围。

2. 实验准备：硬件接线、软件初始化与示波器设置

2.1 硬件清单与我的选择

做这个实验，最低配置是一块带高级定时器的MCU开发板、一个下载器、一台示波器。如果只验证控制信号，不需要高压大功率电路；但如果想看到完整的驱动效果，建议再准备一块三相驱动板、一组阻性负载和一个直流电源。我第一次实验时用的是一块带高级定时器的通用开发板，定时器时钟配到72MHz，输出端在排针上引出来，方便夹探头。示波器用的是100MHz带宽的4通道型号，对10kHz级别的PWM来说，这个带宽绰绰有余，实际上50MHz也够用。

如果有条件，我强烈建议准备一个8通道逻辑分析仪。逻辑分析仪采样的是高低电平，看不出模拟信号的质量，但它在验证逻辑时序时有天然优势：一次接6路甚至更多通道，可以同时看到全部PWM信号，还能直接测出每一路的频率、占空比、死区宽度，效率比示波器四通道两轮测完高不少。我一般流程是：先用逻辑分析仪做逻辑验证，再用示波器看模拟细节，比如上升沿的振铃、死区平台里的噪声等。

2.2 接线和测量点的选择直接影响判断

有很多人卡在“波形看起来不对”上，其实是测量点选错了。控制芯片引脚和功率管栅极之间隔着驱动电路，电平不同、参考地不同，波形形状也不同。我在实验里是这样分的：验证软件配置时，探头直接夹MCU芯片的PWM输出引脚和开发板的GND；验证驱动板时，再测功率管的栅源极，或者驱动芯片输出端的测试点。千万注意，普通示波器探头是不隔离的，如果去测量三相桥的高侧栅极，探头地线夹到错误的参考地，可能瞬间造成短路或者看到完全失真的波形，这个风险比代码写错还高。

探头地线的长度和位置对波形判读的影响，我放到后面常见问题里细说，这里先提醒一句：多通道同时测量时，所有探头的地线最好都接到同一个GND参考点，不要一路接控制板地、一路接功率地，否则地环路会把噪声引进来，你会看到一堆没法解释的毛刺。

2.3 示波器设置：先用触发把波形“钉住”

初学者拿示波器看PWM，最常见的问题是波形乱跳。原因多半是没有设置触发电平和触发源。我习惯把CH1接U相上管信号，然后设为触发源，触发方式选择上升沿，触发电平设为满量程的一半左右。如果信号是3.3V，触发电平设在1.5V左右；是5V就设在2.5V左右。这样每次都以CH1的上升沿作为时间基准开始扫描，波形就能稳定显示。

测量频率和占空比时，建议用示波器自带的测量功能而不是肉眼数格子。把光标放在一个完整周期上，读数会自动算出来。水平时基拖到周期的2到5倍，比如10kHz周期是100us，时基可以设置在200us/div，这样屏幕上能看到两三个完整周期，比较舒服。还要把采样模式调到平均模式，我一般取16次或32次平均，可以滤掉一部分测量噪声，读出来的频率和占空比更接近真实值。这个习惯在做逻辑信号验证时特别好用。

2.4 软件工程的基本结构

软件部分用一个我自己的工程模板：系统时钟初始化、GPIO初始化、定时器PWM初始化、主循环里修改比较值。GPIO初始化时要把六个输出引脚配置为复用推挽输出，输出引脚不需要额外上拉，配置成复用功能即可。这里特别要说一下高级定时器的MOE主输出使能位，它控制所有PWM通道是否真正输出到引脚，很多新手配置完寄存器发现引脚没信号，就是忘了置这个位。初始化时还有一个容易被忽视的细节：配置完PSC、ARR等预装载寄存器后，需要主动产生一次更新事件，把影子寄存器装载一遍，否则部分配置要到下一个溢出周期才生效，配置死区时尤其要注意这个时序。

3. 定时器配置核心：频率计算、死区时间与极性设置

3.1 频率设计：先定PSC还是先定ARR，直接影响分辨率

PWM频率由定时器时钟、预分频器PSC和自动重装载值ARR共同决定。向上计数模式下，计数时钟 = 定时器时钟 / (PSC+1)，一个完整PWM周期 = (ARR+1) 个计数时钟，所以频率公式是 f = 定时器时钟 / ((PSC+1) × (ARR+1))。先用一个例子算一遍。我实验的目标频率是10kHz，定时器时钟72MHz，选择PSC=0表示不分频，ARR = 72000000 / 10000 - 1 = 7199。这样每个周期计数7200次，每次计数时间约13.89ns，占空比分辨率是1/7200，约0.014%，足够精细。

为什么我优先把PSC设为0、把ARR做大？因为PSC越小，计数脉冲越细，占空比调节的步进越小。假设同样10kHz，我把PSC设为71，ARR设为99，也能用，但占空比每次只能调整1%，调节分辨率差太多了。在做电机控制时要做到平滑调速，低分辨率会导致电流波动。所以实验阶段就把定时器的分辨率往大了留，后面写算法时更省事。

// 以某带高级定时器的Cortex-M内核MCU为例，定时器时钟72MHz // 目标：PWM频率10kHz，死区约2us，占空比先设50% // 时基配置 TIMx->PSC = 0; // 不分频 TIMx->ARR = 7199; // 一个周期计7200次 -> 10kHz TIMx->CNT = 0; TIMx->EGR = TIM_EGR_UG; // 产生更新事件，让PSC/ARR在影子寄存器生效 // PWM模式：向上计数，PWM模式1（CNT < CCR时输出有效电平） TIMx->CCMR1 |= (0x6 << 4); // CH1输出比较模式设为PWM模式1 TIMx->CCMR2 |= (0x6 << 4); // CH2输出比较模式设为PWM模式1（仅示意） // 50%占空比 TIMx->CCR1 = 3600; TIMx->CCR2 = 3600; // 死区配置：DTG=0x88，对应约2us @72MHz TIMx->BDTR = (TIMx->BDTR & ~0xFF) | 0x88; // 使能输出：CH1、CH1N，高电平有效 TIMx->CCER |= 0x1; // CH1使能 TIMx->CCER |= 0x4; // CH1N使能（具体位要看手册） // 最后使能主输出MOE TIMx->BDTR |= (1 << 15); // MOE=1

3.2 死区时间计算：从需求到寄存器值

死区时间的产生原因前面说过了，重点是计算。高级定时器的死区发生器通常以一个基准时钟节拍tDTS为基础，tDTS等于定时器时钟的周期。还是以72MHz为例，tDTS = 1/72MHz ≈ 13.89ns。要得到2us的死区时间，就需要大约144个tDTS。但死区寄存器不是简单的线性编码，常见MCU会把DTG[7:0]分成几个区间，每个区间的步长不一样。我用某型号的高级定时器举例，其编码规则如下：DTG[7:5]等于000~011时，死区时间=DTG[6:0]×tDTS；DTG[7:5]等于100或101时，死区时间=(64+DTG[4:0])×2×tDTS；DTG[7:5]等于110或111时，死区时间=(32+DTG[4:0])×4×tDTS。

目标2us，即2000ns。带入第二档：(64+DTG[4:0]) × 2 × 13.89ns ≈ 2000ns，也就是64+DTG[4:0]约等于72，DTG[4:0]=8。所以DTG = 0b10001000，也就是十六进制的0x88。配置完成后实测死区约2us，符合预期。如果目标死区是1us，可以带入第一档：DTG[6:0]×13.89ns ≈ 1000ns，DTG[6:0]约等于72，由于第一档最大支持到127，所以DTG=0x48，实测接近1us。这些在手册上有更细的表格，但理解了档位计算方式，就不会被表格吓到。

注意：死区时间不是越大越安全。死区过大会让输出电压出现缺口，等效占空比损失变大，电流谐波和电机噪声增加；死区过小则可能重叠导通，直接炸管。工程上一般根据功率管的开关特性来定，低压MOSFET对10kHz载波常用0.5~2us，IGBT常用3~5us以上。实验阶段先取2us，方便示波器观察，稳定后再调小验证。

3.3 极性、有效电平和空闲状态怎么设

配置互补输出时，还有个容易混淆的概念是有效电平。PWM输出可以配置为高电平有效或低电平有效，对应CCER寄存器里的CCxP和CCxNP位。做实验时，我建议先把极性统一配置成高电平有效，也就是输出高电平时功率管导通。这样在示波器上看，高电平的时间就是管子导通的时间，非常直观。如果某个桥臂因为驱动电路是反相结构而需要配置成低电平有效，也要保持上下两路的极性逻辑在最终电平上互补，而不是简单地把寄存器里的互补位随便设置。

空闲状态是另一个重要概念。刹车或初始状态时，PWM输出应该处于什么电平？电机驱动安全设计里，通常要求空闲时上下管都关断，而不是都导通。高级定时器一般有CCxE和CCxNE位分别控制互补两路的输出使能，还有CCxP和CCxNP控制极性。在配置时，确保使能的是互补输出通道而不是普通输出通道，否则信号就不会出现在预期引脚上。这一点在从普通定时器迁移到高级定时器时特别容易踩，我身边不止一个同事把CH1和CH1N接反，查了半天。

3.4 主输出使能MOE：高级定时器的“总开关”

高级定时器和普通定时器最大的区别之一，是它有一个主输出使能位（MOE）来控制所有输出通道。如果MOE为0，那么无论PWM配置得多完美，引脚上都不会有任何电平变化，保持空闲电平。这个位在BDTR寄存器里，默认上电后是0，必须在初始化最后把它置1。我遇到过一个非常经典的场景：GPIO、时基、比较模式全查了一遍，都是对的，引脚就是没波形，最后读寄存器才发现MOE位压根没写。所以我把MOE的检查放在初始化函数的最后一步，并在调试时用调试器直接读BDTR寄存器的值确认。

这是在配置代码时最容易忽略的步骤，后面很多“输出恒为低”的报错，都源于此。为了防止自己忘记，我在工程里加了这样一段初始化顺序：确保定时器先产生一次更新事件，让所有影子寄存器把配置真正装载，然后置位MOE。这里必须单独提一句：修改比较值、死区、极性等寄存器之后，最好也主动生成一次更新事件，否则新配置可能还滞留在预装载寄存器里，当前周期不生效，看起来就像“改了没反应”。

4. 实测过程：从一对互补输出到六路SPWM的完整验证

4.1 第一步：先盯住一对互补输出的死区

实验一开始，我没有急着接满六路，而是先把CH1接U相上管引脚，CH2接U相下管引脚，观察第一组互补输出。正确波形应该是：两路方波周期相同、占空比接近，且高电平时间错开，两者有一段同时为低电平的平台，这段平台就是死区。如果看到两路高电平有重叠，那就是死区没生效，绝对不能继续往功率级接，否则一上电就可能短路。

示波器里测量这组信号时，可以打开脉宽测量，对比正脉宽和负脉宽。以10kHz、50%占空比、2us死区为例，上管导通时间应该是“半周期减去死区时间”，也就是50us - 2us = 48us左右，对应占空比约48%。这个数值不是50%，原因就是死区占掉了一部分导通时间。很多测试者看到这个偏差会误以为占空比配置错了，其实这是互补PWM的正常形态。真正占空比错误的表现是导通时间和设定差很多，或者在动态变化时出现跳变。

4.2 第二步：四通道示波器下如何覆盖六路信号

四通道示波器看六路，需要分两轮。第一轮把CH1、CH2接U相上下管，CH3、CH4接V相上下管；第二轮把CH1、CH2改为接W相上下管，CH3、CH4仍接V相或接U相作为相位参考。由于第二轮和第一轮是不同时刻的测量，中间的时序关系不能直接对比，但可以以其中一个通道为触发基准，分别记录两组波形的相对位置，再在纸面或软件里拼起来。有的示波器支持断电保存，可以把两组波形截图保存后在电脑上对齐，做工程验证报告时也很方便。

如果你有条件用8通道逻辑分析仪，这步就会快很多。把所有通道接到六个PWM引脚，再留一个通道接一个参考信号，一开机就能捕获全部六路。逻辑分析仪的“解码”功能可以直接把每路脉冲宽度和占空比统计出来，比人在屏幕上数格子可靠得多。我一般在做完逻辑分析仪验证后，再用示波器抽查一到两组信号，确认模拟电平没问题，这样既快又不遗漏。

4.3 第三步：动态占空比下验证互补关系全程稳定

固定占空比验证通过后，还不能说明问题。互补PWM的难点在于：占空比变化时，上下管的导通时间此消彼长，死区仍然要保持。可以写一段循环代码，让占空比每200ms步进一次，从10%逐步升到90%，再用示波器的余晖模式观察，屏幕上会留下所有过渡期的波形包络。正常情况下，每组互补输出的高电平脉冲宽度整体平移，但任意时刻上下管不会同时为高。

如果需要更严格的验证，可以临时把死区时间设得异常大，比如10us。这样在示波器上死区平台一目了然，你甚至可以用光标直接量出平台的宽度。设置大死区不是为了实际运行，而是为了验证逻辑——把死区时间调到肉眼可见的尺度，确认每个切换沿都正确，之后再改回2us。这个方法是我常用的“放大验证法”，特别适合在初期排查配置问题，省不少时间。

4.4 第四步：带阻性负载验证功率级效果

软件波形验证通过后，我建议接一个阻性负载再测一次。三相星形连接的三个功率电阻是比较理想的负载，阻值可以根据母线电压和想要测试的电流来选。以24V母线为例，如果希望每相电流1A，每相电阻可以选在8欧姆左右，注意电阻功率要留足余量。此时示波器测电阻两端电压，你会看到正负交替的电压脉冲，宽度随占空比变化。因为死区的存在，在电流从一个桥臂换到另一个桥臂的瞬间，相电压会出现一个小缺口，通常几百ns到几us，这是正常现象，不要当成故障。

做带载测试时有一个安全习惯：先把母线电压从低压开始，比如先加5V，确认电路不冒烟、电流在范围内，再逐步升到目标电压。不要一上来就加全电压。这个习惯我到现在写进自己的实验清单里，因为功率电路出问题往往是瞬间的，低压预检能救回不少元器件。

4.5 进阶验证：SPWM正弦调制与三组相位关系

把固定占空比扩展成SPWM，是六路互补PWM验证的一个很好的收尾实验。做法很简单：在程序里生成一个正弦查找表，每个载波周期更新一次三相比较值，三相之间相差120度。用示波器观察其中一组互补输出，你会看到脉冲宽度按正弦规律变化，上下管依然互补且死区保持。再观察三组上管的波形，会发现它们之间有固定的相位差，U、V、W依次滞后120度。

这个实验做完，六路互补PWM的基本验证就完整了，因为你已经证明了三件事：互补逻辑正确、死区正确、组间相位关系符合调制需求。后面在此基础上跑FOC或者方波控制，PWM底层就不用再动了。我在做完这个实验后，还是保留了SPWM的这段代码，后面调算法时也经常拿来作为参照。

5. 常见问题速查与排错思路实录

先放一个我在实验过程中总结的速查表，后面对应展开讲：

5.1 输出恒为高或恒为低，先查三个地方

这是整个实验里最常见的故障，我把它放在第一位。原因通常出在三个地方：一是GPIO的复用功能没有配好，引脚仍处于模拟输入或普通推挽输出状态；二是高级定时器的MOE位为0，所有PWM输出被硬件屏蔽；三是示波器触发电平设置不对，信号其实存在但屏幕上看不到变化。判断方法是先用万用表测引脚静态电平，如果引脚电平在变化而示波器看不到，那就是触发或探头问题；如果引脚确实不变，再用调试器读定时器的BDTR和CCER寄存器。

我整理了一个排查顺序：先看时钟，再看GPIO复用，再看CCER里通道使能位，再看BDTR里的MOE位，最后看示波器触发。按这个顺序走，基本能在十分钟内定位。不要一上来就怀疑芯片坏了，我遇到过的芯片损坏案例很少，绝大多数是配置和测量问题。

5.2 互补两路同时为高，死区去哪了

这种波形是危险信号，说明保护机制没有生效。原因要么是没有使用真正的高级定时器，用的是普通定时器输出两路独立PWM，然后直接把IO映射到驱动板，看起来像互补实际无死区；要么是死区寄存器确实配置了，但改了寄存器后定时器没有产生更新事件，新配置停留在预装载寄存器中没有生效。还有一种是极性配置反了，高侧低有效、低侧高有效，结果在示波器上看到高电平重叠。

处理时，第一时间断开功率部分，让MCU只驱动逻辑负载，然后在示波器上复现。确认使用的是高级定时器，把DTG值重新写入并在初始化最后生成一次更新事件，再读寄存器确认影子寄存器里的值。如果极性出问题，把CCxP和CCxNP位对调后重新测试。我把这个问题的排查编成了一句口诀：先确认是高级定时器，再确认DTG生效，最后检查极性。

5.3 波形边缘出现振铃，是电路问题还是测量问题

看到波形上升沿和下降沿有过冲和振铃时，不要急着改电路，先检查测量手段。最常见的元凶是探头地线。标准探头配的长鳄鱼夹地线具有较大的电感，高频信号在边沿变化时会产生谐振，看起来就像真实的振铃。把鳄鱼夹换成探头自带的短地线弹簧，直接勾在引脚旁边的测试点，振铃往往会减轻甚至消失。还要做一次探头补偿：把探头接到示波器的1kHz方波校准输出端，调节探头上的补偿电容，直到显示的方波顶角是平直的，没有圆角和过冲。

如果确认测量干净后，振铃仍然明显，那就要看真实电路。功率管的栅极驱动回路里，PCB走线电感加上栅极电容，会形成一个LC回路，开关速度太快就会出现电压尖峰。处理方式一般是在栅极驱动电阻上并联一个小电容，或者增大栅极电阻、降低开关速度。但在纯粹的逻辑信号验证阶段，这类问题通常不用管，先把测量问题排除就行。

5.4 实测死区与配置值明显不符，先校准探头再做判断

有人配置2us死区，实测出来3us，就开始怀疑寄存器算错了。在排除寄存器计算错误之前，先检查示波器探头延迟。不同探头、不同通道之间的传输延迟有差异，测量纳秒级时间差时，这点差异会直接影响死区读数。示波器通常有deskew功能，可以用两个探头同时接同一个方波信号源，校准两通道之间的延迟差，校准完再测，死区时间就准了。我实验时接了四通道，每次都会做一次deskew，尤其是要精确测量死区或相位差时，这一步不能省。

如果校准后误差还是偏大，再检查DTG编码是否进入了预期的区间。比如我前面算过，目标2us用0x88，如果手滑写成0x48，实测就是1us左右，而不是2us。还有一个细节：有些MCU手册里的tDTS不是定时器时钟周期，而是定时器时钟经内部分频后的节拍，计算前先确认tDTS的真实值，否则整个表都会偏。我以前就是没注意这个内部PLL分频，算出来的死区误差特别大，后来对着寄存器位定义逐位核才找到问题。

5.5 六路信号之间相位错乱，别急着改代码

如果三组互补输出各自都正常，但组间相位和设计不一致，最常见的场景是在SPWM下，U、V、W三相的顺序接错。这不是PWM配置的问题，而是驱动板到电机相线的连接顺序问题。验证方法比较简单：把占空比设为固定值，用示波器同时看三路上管信号，确认它们在时间轴上的顺序，然后在程序里交换比较值的更新顺序，或者在硬件上调整相线连接。要注意记录清楚哪个通道对应哪一相，否则很容易在调试板上绕晕。

另外，有些MCU的高级定时器存在“从模式”的概念，多个定时器可以同步启动。如果六路时钟不是从同一个时基派生，启动时差会导致相位抖动。验证实验中只用同一个定时器的六个通道，一般不会有这个问题；但如果用两个定时器各出三路，就需要配置主从同步，让两个定时器在同一个更新事件触发下启动。这个坑在后续做多定时器协调时会遇到，我在实验记录里特别标注了。

到这里，整个实验的流程和坑位都讲得差不多了。我实际做完这个“验证六路互补PWM”的实验，最大的收获反而不是那几行配置代码，而是建立了一套调试习惯：先把逻辑和功率分开验证，再在功率级前做低压预检；测量前先校探头、短地线，排除测量误差；每一个寄存器配置完都读回来确认，不靠肉眼猜。这套习惯在后面调试电机驱动、开关电源、逆变器时帮了大忙。最后给新入坑的朋友一个建议：第一次做这个实验时，不要急着接电机，也不要直接上高压，先把六路逻辑波形在示波器上看明白，死区、极性、相位都确认无误，再接功率级。炸管往往不是因为你配置错了太多，而是因为一个小错在高压大电流下被放大成了事故。