企业官网建设流程全解析

简介：这份压缩包围绕M序列在FPGA中的同步时钟提取展开，面向已具备数字逻辑与VHDL基础、希望理解位同步电路和全数字锁相环实现的学习者与工程人员，可用于课程设计、通信系统实验及自同步方案参考。包内共68个文件，约2.66MB，主体为63位M序列的VHDL源码、综合与仿真工程配置，辅以PDF/DOC技术文档、仿真波形与网表结果，以及Windows下综合仿真可执行文件，便于从代码、工程配置到验证结果完整查阅。资源已有510人学习下载，主题集中在63位M序列生成、鉴相与低通滤波、VCO调节及Cyclone器件同步设计等关键环节，对时序与抖动问题也有涉及。读者可据此梳理LFSR反馈结构、位同步时钟提取流程和DPLL参数调试思路，并结合文档理解时钟分配、资源利用与排错验证方法，形成从理论到FPGA实现的较完整参考。

1. 只有一根数据线，却要按位切开码流

板子上只走一根数据线，没有随路时钟，接收端却要按位把 25 Mbps 的码流切开——这种活我一般不去碰模拟锁相环，而是让发送端在正式数据前先灌一段 m 序列，FPGA 里用本地同款 m 序列去滑动相关，靠相关峰的相位把同步时钟抠出来。这个工程干的就是这件事：m 序列发生器、8 倍过采样边沿检测、早迟门相位判决、PI 环路加 NCO，一条链路从 RTL 一直写到上板。它适合两类人：手里有块开发板、想搞明白时钟数据恢复在纯数字域到底怎么跑起来的人；以及线上已经有码流、缺一路同步时钟、又不想再加一根时钟线的人。往下读能拿到的不只是原理，还有几个能直接丢进综合器的 .v 文件。

2. 工程骨架：从一根线到一路时钟的模块划分

先把这个 FPGA 程序当成一个黑盒子看：左边进来一根串行数据线和一个 200 MHz 的系统时钟，右边出去一路恢复时钟、一路重定时后的数据和一位 valid。中间要做的事情说起来只有三步——采得比码率快、判断当前采样点偏早还是偏晚、把判断结果变成频率修正量。麻烦的地方在于这三步必须闭成一个环，而且环路要在上板之后仍然稳得住，所以模块怎么切、参数怎么定，比算法本身更影响成败。

2.1 顶层数据通路：四段式流水

拆开看是四段。第一段是过采样前端，用 200 MHz 系统时钟对 25 Mbps 的线速率做 8 倍过采样，把一位码元摊成 8 个采样点；第二段是相关与边沿检测，把过采样流同时送进 8 个相位的相关器组和一个跳变检测器，前者负责粗捕获（找出码元边界大概落在哪个槽位），后者负责细跟踪（每一位都给出一个相位修正量）；第三段是环路，早迟门相位检测把"偏早/偏晚"压成 -1/0/+1 的三电平信号，PI 滤波器把它积分成频率控制字；第四段是 NCO，16 位相位累加器每拍加一次，高 3 位就是当前的 8 相位指针，同时输出一路占空比 1/8 的恢复时钟给外部器件用。

din ──► 过采样触发器(200M) ──► 边沿检测 ──► 早迟门相位检测 ──► PI 环路滤波 │ │ └──► 8 相位相关器组 ──► 峰值相位 ──► 捕获/锁定判决 ◄──┘ │ NCO(相位累加器) ◄──┘ │ 恢复时钟 + 采样使能 ──► 数据重定时

这里有个选型要交代清楚：过采样有两种常见做法，一种就是我上面说的全数字过采样，靠系统时钟频率硬吃，7 系列以上的器件都能跑，代价是系统时钟必须是线速率的整数倍；另一种是用 IDELAY 或 ISERDES 做相位搬移，系统时钟可以低很多，但依赖器件原语、移植性差。我一般优先选第一种，因为它的时序约束简单、跨平台，而且调试的时候所有中间信号都在同一个时钟域里，用 ILA 抓下来一目了然。只有当线速率高到系统时钟跑不动（比如 1 Gbps 以上）时，才值得上第二种。

还有一点容易被忽略：恢复出来的那路时钟，最好只用来驱动外部器件或者做观测，内部数据处理全部留在 200 MHz 域里，用 clock enable 降采样。这不是洁癖，是血泪经验——用分频出来的时钟当真实时钟去驱动一大片逻辑，时序分析器根本没法给你正经的约束，综合出来的东西在仿真里活蹦乱跳，上板就翻车。

2.2 源码目录与文件职责

工程按 RTL、仿真、约束、脚本四层分，每个 .v 只干一件事，方便单独拿出来跑仿真。

顶层只做连线和参数透传，不放任何算法逻辑。这样改一个参数（比如把过采样倍数从 8 改成 16）只动顶层例化，不动子模块，二次开发的时候省很多事。

2.3 关键参数：阶数、过采样率、环路带宽

参数定错，后面调死也调不出来。这张表是我这套工程里实际用的值，可以直接抄，也可以按自己的线速率等比缩放。

NOMINAL 这个值很多人会随手写成别的数，结果就是环路一直在追赶一个错误的中心频率，积分器长期饱和。8192 的来历是相位累加器位宽 16 位、一个码元对应 8 个系统时钟，65536 除以 8 得 8192，一拍加一次正好 8 拍走完一圈，指针 0 到 7 循环。这个数一旦写死在文件头，后面谁也改不错。

3. m 序列发生器与相关峰检测：本地码怎么和收到的码对上

m 序列在这个工程里有两个身份。第一个身份是"跳变发生器"：7 阶 m 序列最长连 0 或连 1 只有 7 位，意味着码流里绝不会长时间没有边沿，环路永远有东西可判。第二个身份是"相位标签"：n 阶 m 序列一个周期内，每个非零的 n 元组恰好出现一次，所以取一段窗口去相关，匹配位置在整个周期里是唯一的，不会出现假峰。这两条性质决定了它比随便一段 0101 的测试码好用得多。

3.1 LFSR 的本原多项式与初相

发生器本身就是一个 7 位线性反馈移位寄存器，抽头取第 7 位和第 6 位异或，反馈回最低位。

// m 序列发生器：7 阶，本原多项式 x^7 + x^6 + 1，周期 127 module m_seq_gen #( parameter WIDTH = 7, parameter [6:0] SEED = 7'h5A // 初相必须非零，全零会锁死在 0 )( input wire clk, input wire rst_n, input wire en, // 只在发序列时使能 output wire seq_out ); reg [WIDTH-1:0] sr; always @(posedge clk or negedge rst_n) begin if (!rst_n) sr <= SEED; else if (en) sr <= {sr[WIDTH-2:0], sr[WIDTH-1] ^ sr[WIDTH-2]}; // 抽头 7、6 end assign seq_out = sr[WIDTH-1]; // 高位先出，和接收端的移位方向对齐 endmodule

代码里三个细节值得说。SEED必须非零，全零状态的反馈恒为 0，寄存器和序列一起死在原地，这是新手最容易踩的一个坑，而且现象很迷惑——波形上就是一条直线，看起来像发送端没工作，实际是本地序列自己把自己锁死了。第二个是抽头顺序，sr[6] ^ sr[5]对应 x^7 + x^6 + 1，别把索引和多项式次数搞混，写成sr[6] ^ sr[4]就变成 x^7 + x^5 + 1，那个不是本原式，周期会短很多。第三个是输出方向，sr[WIDTH-1]是高位先出，接收端的参考序列必须按同样的方向存进 ref，否则相关峰会被自己打散。

en这个信号是为了配合协议：正式数据不能一直发 m 序列，通常是在帧头灌一段（一个完整周期或者两个周期的前导码）然后切回业务数据。切的时候本地序列不能停，否则相关器会掉锁，所以要有一个跨帧保持的 ref_phase 计数器，这里先按下不表。

3.2 滑动相关器：同或累加代替乘加

相关运算在 FPGA 里不用真做乘加。序列是二进制的，相关就是逐位比较、统计相同位的个数，匹配位数越多相关值越大。

// 15 抽头相关器：负责一个采样相位，统计一个窗口内的匹配位数 module corr_tap #( parameter WIN = 15, // 窗口长度，取 2n+1 parameter PH = 8, // 过采样倍数 parameter P = 0 // 本实例负责的相位，0..PH-1 )( input wire clk, input wire rst_n, input wire din, // 8 倍过采样串行数据 input wire [WIN-1:0] ref, // 本地参考序列，ref[0] 最新 output reg [4:0] score, // 0..WIN output reg valid ); reg [WIN*PH-1:0] sr; // 一个窗口在全部相位上的采样 reg [4:0] s; integer i; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sr <= {(WIN*PH){1'b0}}; score <= 5'd0; valid <= 1'b0; end else begin sr <= {sr[WIN*PH-2:0], din}; s = 5'd0; for (i = 0; i < WIN; i = i + 1) s = s + (sr[i*PH + P] == ref[i]); // 同或累加 = 匹配位数 score <= s; valid <= 1'b1; end end endmodule

sr的深度是WIN*PH，也就是 120 位，每拍整体左移一位，最新的采样进 sr[0]。sr[i*PH + P]这个索引干的事情是：从最新的采样往回收，每隔 PH 个点取一个，取到的就是第 i 个码元在本相位 P 上的采样值。8 个实例的 P 分别取 0 到 7，等于用 8 个不同相位去抽同一根数据线，谁抽在码元中心，谁的相关值就最高。

窗口长度取 15 而不是完整的 127，是权衡的结果。理论上窗口越长判决越可靠，但 127 抽头的相关器在 8 相位下就是 1016 个比较器，LUT 立刻就紧张了；15 抽头已经能保证峰值唯一（因为 15 > 2n，超过了 n 阶序列里可能重复的最长元组长度），峰值旁边的副瓣也与理想值差得很远。资源上 8 × 15 = 120 个比较器，加上累加链，在小型器件上也占不了多少。

3.3 相关峰判决与帧同步状态机

8 个相关值算出来以后，取最大值的相位就是粗捕获相位。

// 8 路相关值取最大，输出对应相位，组合逻辑一拍内完成 always @(*) begin best_score = 5'd0; best_phase = 3'd0; for (k = 0; k < 8; k = k + 1) begin if (score_bus[k*5 +: 5] > best_score) begin best_score = score_bus[k*5 +: 5]; best_phase = k[2:0]; end end end

score_bus是把 8 个score打包成的 40 位总线，用+:切片取每一路。这里不能用>=判最大，必须严格大于，否则相位 0 和相位 7 打平时会取到后一个，粗捕获的结果会随机跳，锁定判决跟着抖。

拿到 best_phase 之后，状态机走三个阶段：捕获态持续观察 N 个码元（我一般取 8 个），best_score 稳定在 WIN 附近才认为捕获成功；过渡态把 NCO 的相位指针直接预置成 best_phase，让环路从一个接近正确的位置起步，避免长时间牵引；跟踪态关掉相关器的主导权，交给早迟门，相关值只用来做失锁判决。这个顺序不能反，先跟踪后捕获的结果是环路在一个完全错误的相位上死锁，然后积分器一路饱和，看起来就像环路坏了，其实是启动顺序错了。

4. 时钟恢复环路：边沿检测、早迟门与 NCO

相关器解决的是"从哪个相位起步"，真正维持同步的是环路。环路的好坏决定了抖动大小和失锁重捕时间，也是这个工程里最需要动手调的部分。

4.1 过采样与边沿检测

系统的相位分辨率是 1/8 UI，跳变落在哪个槽位直接决定相位误差的精度。

// 过采样边沿检测：输出跳变脉冲与所在槽位（one-hot） module edge_det #( parameter PH = 8 )( input wire clk, input wire rst_n, input wire din, output reg edge, output reg [PH-1:0] slot // 跳变落在哪一个采样槽 ); reg [PH-1:0] hist; // 最近 PH 个采样点 reg [2:0] cnt; // 槽位计数器，与 NCO 指针对齐 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin hist <= {PH{1'b0}}; cnt <= 3'd0; edge <= 1'b0; slot <= {PH{1'b0}}; end else begin hist <= {hist[PH-2:0], din}; cnt <= cnt + 3'd1; edge <= hist[0] ^ hist[1]; // 相邻两点不同即为跳变 slot <= (hist[0] != hist[1]) ? (3'd1 << cnt) : {PH{1'b0}}; end end endmodule

cnt是一个自由运行的 3 位计数器，每拍加一，8 拍一循环，它代表"当前采样点属于一个码元里的第几个槽"。hist[0] ^ hist[1]判断最新两个采样是否不同，相同就说明这一段还在码元内部，不同则说明跳变就在这一拍。slot输出 one-hot 而不是索引，是为了后面和 NCO 指针直接做比较，省一级译码。

这里有个隐含前提：cnt必须和 NCO 的指针同源对齐，否则算出来的相位误差是错的。我一般把cnt直接从 NCO 的phase_ptr引过来，不另起一个计数器，这样天然同步，也少一个要约束的东西。

4.2 早迟门相位误差提取

早迟门的思路很直白：以 NCO 当前指针为基准，看跳变落在指针之前还是之后。落在之后说明 NCO 走早了，得加速；落在之前说明走晚了，得减速。

// 早迟门相位误差检测：把边沿槽位与 NCO 指针求差，折算到 -4..+3 module phase_det #( parameter PH = 8 )( input wire clk, input wire rst_n, input wire edge, input wire [PH-1:0] slot, // one-hot input wire [2:0] nco_phase, output reg signed [1:0] pd, output reg pd_valid ); reg [2:0] edge_idx; reg signed [4:0] diff; // one-hot 转索引 always @(*) begin edge_idx = 3'd0; case (slot) 8'h01: edge_idx = 3'd0; 8'h02: edge_idx = 3'd1; 8'h04: edge_idx = 3'd2; 8'h08: edge_idx = 3'd3; 8'h10: edge_idx = 3'd4; 8'h20: edge_idx = 3'd5; 8'h40: edge_idx = 3'd6; 8'h80: edge_idx = 3'd7; default: edge_idx = 3'd0; endcase end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin pd <= 2'sd0; pd_valid <= 1'b0; end else begin pd_valid <= edge; if (edge) begin diff = $signed({2'b00, edge_idx}) - $signed({2'b00, nco_phase}); if (diff > 5'sd4) diff = diff - 5'sd8; // 环绕到 -4..+3 if (diff <= -5'sd4) diff = diff + 5'sd8; pd <= (diff > 0) ? 2'sd1 : (diff < 0) ? -2'sd1 : 2'sd0; end else begin pd <= 2'sd0; // 无边沿时不输出误差 end end end endmodule

diff用 5 位有符号数，因为edge_idx - nco_phase的范围是 -7 到 +7，4 位装不下。环绕处理是把线性差值折算到圆上最近的一侧：差值为 +5 时其实等价于 -3，不折算的话误差方向会反，环路会往错误的方向修正，这是最难查的一类 bug，因为波形上前几个码元看起来完全正常，环路上板跑几十毫秒之后才崩。

pd_valid只在有边沿时拉高，这一点至关重要。没有跳变就没有相位信息，此时 PD 必须输出 0 并且告诉环路"这一拍别积分"，否则积分器会一直往一个方向累积，等下一个跳变来的时候环路已经被推偏了。这就是为什么 m 序列在这里是必需品而不是可选项——它保证最长 7 位就有一次跳变，积分器的空转时间永远有上界。

4.3 PI 环路滤波与 NCO

PI 滤波器两句话概括：比例项看当前的相位误差，抑制抖动；积分项把长期存在的频率偏差吃掉。缺了比例项环路迟钝，缺了积分项就有稳态相差，恢复时钟永远差那么一点点。

// 一阶 PI 环路滤波：输出频率控制字，叠加到 NCO 的标称值上 module loop_filter #( parameter KP = 2, // 比例增益，右移位数 parameter KI = 8 // 积分增益，右移位数 )( input wire clk, input wire rst_n, input wire signed [1:0] pd, input wire pd_valid, input wire lock, // 失锁时冻结积分器 output reg signed [15:0] freq_word ); reg signed [23:0] integ; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin integ <= 24'sd0; freq_word <= 16'sd0; end else if (pd_valid && lock) begin integ <= integ + ($signed(pd) <<< KI); freq_word <= ($signed(pd) <<< KP) + integ[23:8]; // 取高位做小数 end else if (!lock) begin integ <= 24'sd0; // 失锁清零，避免饱和 end end endmodule

integ用 24 位是为了留足小数精度，integ[23:8]取高 16 位作为频率控制字参与运算，相当于 8 位小数。KP 和 KI 用右移位数表示而不是真实系数，是为了避开浮点和乘法器——工程里这两个系数一定是 2 的整数次幂，改起来也只是改参数。

lock那个分支是我加的第二道保险。失锁的时候把积分器清零，环路重新捕获时从零开始，不会带着上一次积累的偏置往上冲。代价是每次失锁都要重新牵引一遍，牵引时间大约是 20 到 30 个码元，对帧头长度有要求，得跟协议那边对齐。

// NCO：16 位相位累加器，高 3 位即 8 相位指针 module nco #( parameter [15:0] NOMINAL = 16'd8192 // 65536 / 8，一拍一步 )( input wire clk, input wire rst_n, input wire signed [15:0] freq_word, input wire [2:0] preset, // 捕获阶段预置相位 input wire preset_en, output reg [2:0] phase_ptr, output reg clk_out // 恢复时钟，占空比 1/8 ); reg [15:0] acc; wire [15:0] inc = NOMINAL + freq_word; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin acc <= 16'd0; phase_ptr <= 3'd0; clk_out <= 1'b0; end else if (preset_en) begin acc <= {preset, 13'd0}; // 直接把指针预置到目标相位 phase_ptr <= preset; clk_out <= 1'b0; end else begin acc <= acc + inc; phase_ptr <= acc[15:13]; clk_out <= (acc[15:13] == 3'd0); // 每 8 个槽出一个高电平 end end endmodule

NOMINAL是 8192，对应 25 Mbps 线速率下 200 MHz 系统时钟的 8 分频。累加器每拍加上NOMINAL + freq_word，高 3 位自然按 0 到 7 循环，指针每 8 拍走完一圈，clk_out在指针为 0 的那一拍拉高，占空比 1/8，频率正好 25 MHz。freq_word为正时累加更快、指针更早走到 0，恢复时钟频率升高，这就是环路修正频偏的物理含义。

预置相位那条分支是给捕获态用的。粗捕获算出来的best_phase直接写进preset，一拍就把 NCO 拽到正确位置，比让它慢慢牵引快一个数量级。

4.4 数据重定时与眼图观测

环路锁定之后，采样点应该落在眼图正中间。工程里不下代码去"找眼心"，而是利用 NCO 指针的固定关系：指针为 0 的那一拍就是眼心，因为环路把所有跳变都推到了指针 3 和 4 之间。这需要相位误差的符号约定保持前后一致，一旦 PD 的符号和 NCO 增速方向对不上，环路会锁在眼心反相 180 度的位置，误码率居高不下但环路看起来"锁住了"。

重定时不要在 25 MHz 域做。我的做法是在 200 MHz 域里用phase_ptr == 3'd0作为 clock enable，把当前的过采样值打进一个数据寄存器，然后valid拉高一拍，后面接 FIFO 或者直接给后级模块。这样整个设计只有一个真实时钟，时序约束干干净净，跨域的问题从源头上就不存在。

观测方面，ILA 至少挂四个信号：phase_ptr、pd、freq_word、best_score。判据很简单——锁定后pd应该在 -1 和 +1 之间来回抖，均值接近 0；freq_word应该在一个固定值附近小幅波动，如果它一路上涨直到饱和，那一定是频偏超出了环路牵引范围或者符号搞反了；best_score稳定在 14、15 附近说明相关正常，掉到 8 以下说明链路质量或者参考序列有问题。这三个判据比误码率测试快得多，上板第一件事就是看它们。

5. 上板调试避坑：五个让我返工过的现场记录

仿真跑通到上板能用，中间隔着一条很宽的沟。下面这五条都是我在这个工程里真实返工过的，按现象、原因、解决三段记，遇到类似症状可以直接对号。

5.1 环路方向类问题

现象：仿真里环路稳定收敛，上板后freq_word一路涨到正饱和，恢复时钟频率越跑越高，最后彻底失锁。

原因：相位误差的符号定义和 NCO 的增速方向不一致。代码里diff > 0时输出 +1，本意是"跳变在指针之后，NCO 走早了，要加速"，但 NCO 里inc = NOMINAL + freq_word，freq_word越大指针跑得越快，两者方向其实一致；问题出在edge_idx - nco_phase这个减法上——当跳变落在指针之前时差值为负，正确反应是减速，但如果哪天有人把减法顺序写反成nco_phase - edge_idx，整个环路的反馈符号就反了，正反馈立刻发散。我在第一次移植的时候就是从另一个工程抄过来的减法，顺序不一样，翻车了。

解决：把符号约定写死在文件头注释里，并且在phase_det里加一个SIGN_INVERT参数，一旦发现方向不对，改一个 parameter 就能反回来，不用去翻代码。上板后第一件事是看freq_word的收敛方向，不是看误码。

5.2 相关检测类问题

现象：捕获阶段best_score一直在 7、8 附近晃，从来没有稳定到 14 以上，状态机进不了跟踪态。

原因：参考序列的移位方向和接收端不一致。m_seq_gen输出的是高位先出，ref按ref[0]最新的顺序存进去，但接收端的sr是每拍左移进一位，sr[i*PH]取到的是"第 i 个最近"的采样。如果生成参考序列的时候按时间正序存成了ref[i]对应第 i 个发出的码元，那么相关窗口里做的是序列和它的逆序比较，7 阶序列的逆序不是它自己，相关值自然上不去。

解决：写一个 Python 脚本生成参数表，直接在脚本里把两个方向的匹配分数都算出来，打印出来对比。7 阶、15 窗口下，方向对了是 15，方向反了大概只有 6 到 9，一眼就能分辨。现在我的习惯是先把这段 Python 跑一遍，把 ref 的初始化值硬编码成常量，不让它靠人肉推理。

现象：上板后捕获很快，但每隔一帧就要重捕一次，lock信号一直在抖。

原因：窗口长度和帧头长度不匹配。协议里前导码只给了 10 个码元，而我的WIN是 15，相关器需要 15 个码元才能把窗口填满，等于前导码结束的时候相关峰才刚好达到最大值，状态机的 8 个码元观察期根本没走完，帧头就过去了。

解决：要么把WIN降到 9（仍然大于 2n 的一半，峰值唯一性还保得住），要么把状态机的观察期缩短到 3 个码元。我最后选的是把WIN做成参数、按协议配，并且在cdr_top里加一条断言式检查：捕获期的码元计数不能小于WIN，综合前就能发现，不用等上板。

5.3 复位与时序类问题

现象：板子上电后要等好几秒才锁定，或者干脆锁不上，按一下复位按钮就好了。

原因：上电复位用的是外部按键复位，没有做同步释放。异步复位、异步释放的时序在复位撤销的那一拍可能正好落在时钟沿附近，一部分寄存器复位了、另一部分没复位，LFSR 的初相变成了一个非 SEED 的值，甚至可能恰好是全零，本地序列直接锁死。

解决：所有模块统一用异步复位、同步释放的复位同步器，复位信号进每个模块之前先同步两拍。这个不是可选项，是这个工程的必需项——环路里任何一个寄存器状态不一致，收敛过程都会变得不可预测，而且现象极其玄学，时好时坏。

现象：时序报违例，路径集中在相关器组到峰值判决这一段，工具建议降频。

原因：8 路相关值打包成总线以后，用组合逻辑做 8 级串行比较找最大值，再拿结果去驱动状态机，这条路径串得太长。虽然逻辑不深，但 LUT 级数叠起来在 200 MHz 下确实吃紧。

解决：把峰值判决整条路径打一拍，用valid往后传，代价是捕获延迟多一个时钟周期，对环路毫无影响。如果还紧张，就把 8 路比较改成三级树形比较，深度从 8 降到 3。这里的原则是：捕获路径慢一拍无所谓，跟踪路径一拍都不能慢，两者要分开优化，别一股脑全塞进同一个 always 块。

6. 二次开发：参数化、可观测、能换序列

这套代码如果要拿去用在别的项目上，改动点集中在三处，我按投入产出比排了个序。

第一处是参数化。阶数 n、过采样倍数 PH、NOMINAL 频率字、KP/KI 这四个必须提到顶层，最好再来一个cdr_cfg.vh头文件集中管。NOMINAL 和 PH 是绑定关系——PH 改成 16 就得把 NOMINAL 改成 4096，漏改一处环路永远锁不上。KP/KI 建议先用 Python 按归一化带宽和阻尼比算一遍，算出真实系数再折算成移位位数，我一般把bn控制在 0.001 到 0.005 之间，抖动和牵引时间的折中就在这个区间。

第二处是把固定 m 序列换成可配置序列。做法是把ref从 generate 常量改成一块小 BRAM，由外部接口在链路空闲期写进去。切换的时候要用双缓冲，否则相关器会在新旧序列混着的窗口里算出一个假峰，视作无限大错误，周期性地触发失锁。同时SEED可以保留下来做通道识别——不同通道用不同初相，序列本身不变，只是相位偏移不同，相关峰的位置就能区分是哪个通道发来的，这个在多点采集的场景里挺省事。

第三处是可观测性。别删 ILA，反而要把pd的滑动方差、freq_word的均值、best_score的谷值这几个统计量用计数器算出来，挂到总线上，软件侧读一次就知道当前链路健康度。误码率测试太慢，等你测出来的时候现场已经出事了。

验证这块我

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