企业官网建设流程全解析

1. 项目概述：Cadence SIP Layout不是“画图软件”，而是系统级封装的物理实现中枢

如果你刚接触Cadence SIP Layout，第一件事请立刻放下“我又在学一个EDA工具”的预设——它根本不是传统意义上画PCB或IC版图的工具。SIP（System-in-Package）Layout是Cadence Virtuoso平台中专为多芯片异构集成封装设计的物理实现模块，核心解决的是：如何把射频芯片、基带SoC、电源管理单元、无源器件甚至MEMS传感器，以微米级精度嵌入同一块有机基板（substrate）或硅转接板（interposer）中，并确保信号完整性、电源分配网络（PDN）低阻抗、热分布可控、制造良率可预测。这和你在Allegro里布一块手机主板、或在Virtuoso里画一个运放版图，完全是不同维度的问题。关键词里的sip不是缩写，是技术代际的分水岭；layout在这里不是“布局”，而是“物理架构定义”；而Cadence之所以成为行业事实标准，恰恰因为它把电气仿真（Spectre）、电磁建模（EMX）、热分析（Sigrity）、制造规则检查（DRC/LVS）全部耦合进同一个数据库，避免了传统流程中“画完图再导出、再仿真、再改图”的反复撕裂。我带过三届应届生做SiP项目，90%的人卡在第一步：以为导入几个Die模型、拉几根线就完事，结果流片回来信号眼图闭合、电源噪声超标300mV、热斑温度超结温20℃——问题从来不在“会不会点菜单”，而在于是否理解SIP Layout本质是电-磁-热-力多物理场协同的约束求解器。这篇教程不教你怎么点File→New，而是带你从真实项目出发：用一颗5G毫米波前端模块（含GaAs PA + CMOS T/R Switch + LTCC滤波器）为例，拆解每一步操作背后的物理意义、参数取舍逻辑、以及那些手册里绝不会写的“为什么必须这样设”。适合两类人：一是已会用Virtuoso画模拟电路，想切入先进封装领域的工程师；二是正在选型SiP方案、需要评估Cadence工具链落地可行性的技术负责人。你不需要背命令，但必须懂：当设置一个bond wire模型时，你实际是在定义一个RLC串联谐振器；当调整RDL层间距时，你是在控制互容与串扰的博弈边界；当运行PEX提取时，你不是在“生成寄生参数”，而是在构建一个能反映真实封装电磁行为的等效电路网表。

2. 核心设计思路与工具链定位：为什么SIP Layout必须嵌入Virtuoso而非独立存在

2.1 SIP Layout在Cadence全栈中的不可替代性

很多人问：“既然有Allegro做PCB，有Innovus做数字后端，为什么SiP还要单独搞个SIP Layout？”这个问题直指本质。我们来拆解一个典型5G毫米波AiP（Antenna-in-Package）模块的开发链路：基带SoC（7nm FinFET）通过2.5D硅转接板连接毫米波收发芯片（65nm SiGe），再通过RDL扇出连接到封装顶部的4×4天线阵列。这个结构里存在三个物理域：

• 芯片域：晶体管级寄生、FinFET沟道热载流子效应、TSV硅通孔的RC延迟；
• 封装域：RDL金属层的趋肤效应、微带线的色散特性、焊球（solder bump）的蠕变疲劳寿命；
• 系统域：天线辐射方向图受封装表面电流分布影响、多通道TDD切换时的包络跟踪电源噪声耦合。

传统EDA工具链的致命缺陷在于域间割裂：Allegro只认IPC-7351标准封装模型，无法反向驱动芯片IO pad的ESD结构优化；Innovus提取的数字netlist不含封装引脚电感，导致IR Drop仿真严重失真；而SIP Layout的核心价值，就是用统一的工艺设计套件（PDK）将这三个域缝合成一个可协同仿真的整体。它不是“画图工具”，而是多物理域约束注入接口。比如当你在SIP Layout里定义一个Cu Pillar Bump时，系统自动关联：

• 工艺厂提供的bump高度/直径/共面度公差（影响回流焊空洞率）；
• Spectre中对应的SPICE模型（含非线性接触电阻）；
• EMX中三维电磁模型（用于计算bump阵列的近场耦合）；
• Sigrity中热阻网络（用于瞬态热仿真）。
  这种深度耦合意味着：你修改一个RDL走线宽度，SIP Layout会实时更新该路径的DC压降、AC阻抗、热传导路径，并触发相关仿真任务重跑。这解释了为什么Cadence坚持将SIP Layout作为Virtuoso的原生模块——只有共享同一个数据库内核（OpenAccess），才能实现这种毫秒级的参数联动。我曾对比过用Allegro+第三方EM工具做同样模块的流程：单次迭代耗时17小时（数据导出/格式转换/模型重建/结果映射），而SIP Layout全流程压缩到2.3小时。时间差背后，是数据一致性带来的物理准确性跃升。

2.2 与传统PCB Layout的本质差异：从“布线”到“电磁结构建模”

新手最容易踩的坑，是把SIP Layout当成“高级PCB工具”来用。我们用一个具体参数对比说明：

这个表格揭示了一个关键事实：SIP Layout的所有参数设置，本质上都是在构建一个可计算的电磁物理模型。当你在Layer Stackup里设置RDL层厚度为2μm时，你不是在“画一条线”，而是在定义一个微带传输线的特征阻抗Z₀=√(L/C)，其中L由导体几何决定，C由介质εr和厚度决定。如果忽略这点，盲目套用PCB经验，必然导致仿真与实测偏差巨大。我见过最典型的错误案例：某团队用Allegro设计的5G PA模块，在26GHz频段实测增益比仿真高4.2dB——根源在于Allegro将bond wire简化为理想电感，而SIP Layout用EMX建模后发现wire在26GHz呈现容性，实际等效为LC并联谐振，大幅提升了输出匹配效率。这种物理层面的认知鸿沟，正是本教程要帮你填平的。

2.3 工具链协同逻辑：SIP Layout如何驱动全栈仿真闭环

SIP Layout的价值，只有放在Cadence全栈协同中才能充分体现。我们以一个实际项目——车载激光雷达（LiDAR）ToF接收芯片的SiP封装为例，说明其如何成为仿真闭环的“心脏”：

1. 起点：芯片级需求输入

   • 从Virtuoso Analog Design Environment（ADE）获取接收链路的噪声系数（NF<3dB）、带宽（1.2GHz）、输入阻抗（50Ω）要求；
   • 导入芯片GDSII，提取IO pad位置、尺寸、金属层信息（用于后续RDL对接）。

2. SIP Layout核心操作

   • 创建substrate stackup：定义8层有机基板（ABF），其中L1-L2为RF信号层，L3-L4为电源层，L5-L6为地层，L7-L8为bond wire连接层；
   • 放置芯片die：对准pad位置，设置underfill材料属性（CTE=35ppm/K，模量=5GPa）；
   • 设计RDL走线：对1.2GHz中频信号，采用微带线结构，通过LineCalc工具计算Z₀=50Ω对应线宽=12μm（介质厚度=15μm，εr=3.7）；
   • 添加EMI屏蔽罩：在Layout中定义金属罩三维模型，设置与RDL的间隙=100μm（影响屏蔽效能的关键参数）。

3. 协同仿真触发

   • Spectre仿真：SIP Layout自动生成包含RDL寄生、bond wire模型、封装引脚电感的netlist，与芯片电路联合仿真，验证噪声系数是否达标；
   • EMX电磁仿真：对RDL微带线段、bond wire阵列、屏蔽罩缝隙进行全波仿真，提取S参数，验证26GHz隔离度>35dB；
   • Sigrity PowerDC：基于Layout物理结构计算PDN直流压降，确保1.2V供电在最大电流（2A）下压降<30mV；
   • Sigrity Thermal：输入芯片功耗分布（来自ADE的power density map），仿真热流路径，确认热点温度<105℃。

4. 闭环优化

   • 若EMX显示屏蔽罩缝隙导致26GHz泄漏超标，SIP Layout中直接调整间隙值，系统自动重提S参数并更新Spectre netlist；
   • 若Thermal显示热斑超温，SIP Layout中增加thermal via数量，Sigrity重新计算热阻网络。

这个闭环的关键在于：所有修改都在同一数据库中完成，无需任何文件导出/导入。而传统流程中，Allegro修改后需导出Gerber→转换为HFSS模型→仿真→人工比对结果→再回Allegro修改，单次迭代至少耗时8小时。SIP Layout将这个过程压缩到分钟级，这才是它不可替代的核心竞争力。记住：你不是在“用工具”，而是在“指挥一个物理世界模拟器”。

3. 核心操作详解与参数精调：从创建项目到生成可制造数据

3.1 项目初始化：PDK选择与工艺库加载的底层逻辑

SIP Layout项目启动的第一步，远不止是点击“File→New Project”。真正的技术门槛在于PDK（Process Design Kit）的选择与校验。很多团队失败的根源，是直接使用Cadence默认PDK，却忽略了PDK本质是晶圆厂（Foundry）与封装厂（OSAT）联合定义的物理规则契约。我们以台积电（TSMC）InFO-R（Integrated Fan-Out RDL）工艺为例，说明PDK加载的关键动作：

第一步：确认PDK版本与工艺节点匹配

• InFO-R PDK分为v1.0（支持7nm芯片）、v2.0（支持3nm芯片）、v2.5（新增AI加速器专用RDL层）。若你的芯片是台积电N3P工艺，却加载v1.0 PDK，会导致RDL最小线宽被强制设为2μm（实际工艺支持1.2μm），造成设计余量浪费30%以上。

第二步：校验PDK中关键工艺参数
在Virtuoso中打开PDK目录，重点检查以下文件：

• techfile.tf：定义层叠结构（Layer Stackup），需确认RDL铜厚=2.5μm（非默认的1.8μm），因为铜厚直接影响电流承载能力与趋肤效应；
• device_models/：包含bond wire SPICE模型，需验证wire_25um.sp中是否包含频率相关电阻（R(f)=R₀√f），这是毫米波建模的必备项；
• drc_rules/：DRC规则文件，特别注意min_spacing_rdl_to_ground参数——InFO-R要求RDL与ground plane间距≥8μm，否则高频下会激发表面波模式。

第三步：创建定制化Technology File
默认PDK往往不包含你的特定需求。例如，某项目需在RDL上集成LTCC滤波器，而PDK中无LTCC材料参数。此时需手动编辑techfile.tf：

; 在Layer Stackup section添加LTCC层 Layer "LTCC" { type = "dielectric" thickness = 100.0 ; 单位μm epsilon_r = 5.5 ; 频率无关介电常数 loss_tangent = 0.001 ; 损耗角正切 conductivity = 0.0 ; 非导体 }

提示：修改techfile后必须运行Verify Technology File，否则后续DRC会报错“Unknown layer LTCC”。我曾因漏掉这步，导致整个项目DRC失败，排查耗时两天——因为错误提示指向“layer not found”，而非“techfile未验证”。

第四步：PDK与芯片GDSII的物理对齐
导入芯片GDSII时，最关键的不是“能不能导入”，而是坐标系对齐精度。InFO-R工艺要求芯片pad中心与RDL焊盘中心偏差≤±0.5μm。操作步骤：

1. 在SIP Layout中创建Reference Grid，格点间距设为1μm；
2. 导入GDSII后，用Measure Distance工具测量芯片左下角pad与Grid原点的距离；
3. 执行Edit→Move，输入精确偏移量（如X=-12.345μm, Y=+8.762μm）；
4. 再次测量验证，确保所有pad偏差≤0.3μm（留0.2μm余量应对光刻套刻误差）。

注意：绝对禁止用鼠标拖拽对齐！手工拖拽精度仅±5μm，远超工艺容差。必须用数值输入，这是SiP设计的基本职业素养。

3.2 RDL布线实战：微带线设计的三大陷阱与破解方法

RDL（Redistribution Layer）是SiP的神经网络，其设计质量直接决定信号完整性。但新手常陷入三个经典陷阱：

陷阱一：盲目套用PCB微带线公式
PCB常用公式Z₀≈87/√(εr+1.41) × ln(5.98h/w)适用于FR4介质（εr≈4.5），但RDL用ABF介质（εr=3.7）且厚度仅15μm，必须用全波电磁解算。正确做法：

• 在SIP Layout中启用EMX Integration；
• 画一段1mm长RDL线，设置w=12μm, h=15μm；
• 运行EMX→Quick Simulation，得到Z₀=49.8Ω（非理论值50.2Ω）；
• 微调w至12.15μm，使Z₀精确=50.0Ω。

实操心得：我测试过10种线宽，发现w每变化0.1μm，Z₀变化0.8Ω。这意味着若按PCB经验设w=12μm，实际Z₀=49.8Ω，虽看似接近，但在28GHz下会导致反射系数Γ=0.002，累积10段后驻波比恶化至1.05，眼图抖动增加1.2ps——这对高速SerDes是致命的。

陷阱二：忽略RDL层间耦合的非对称性
RDL通常有多层信号线（L1/L2），但新手常假设L1-L2间距相同。实际上，InFO-R工艺中L1与L2间距=12μm，而L2与L3（地层）间距=8μm。这种非对称导致：

• L1-L2间耦合电容C₁₂=2.1fF/μm；
• L2-L3间耦合电容C₂₃=3.8fF/μm。
  若按对称模型设计，L2层的串扰抑制会低估42%。破解方法：

1. 在Layer Stackup中精确输入各层间距；
2. 运行PEX→Extract Coupling，生成包含C₁₂、C₂₃的寄生网表；
3. 在Spectre中加入coupling_capacitor元件，参数设为C₁₂=2.1e-15, C₂₃=3.8e-15。

陷阱三：bond wire建模的“黑盒”误区
很多教程教你直接调用bond_wire_model，却不说清模型局限。标准模型只含R、L、C参数，但实际bond wire在高频下呈现：

• 26GHz时，25μm直径金线的表面电阻Rₛ=0.12Ω/μm（非DC电阻0.005Ω/μm）；
• 趋肤深度δ=0.21μm，导致有效截面积减少76%；
• wire弧高（loop height）影响电感值，150μm弧高对应L=0.8nH，200μm对应L=1.1nH。
  正确建模步骤：

1. 在Device Models中创建bond_wire_25um_highfreq，定义R(f)=0.12*sqrt(f/1e9)；
2. 设置L=0.8nH（根据实际弧高）；
3. 添加C=0.05pF（wire-to-substrate电容）。

警告：若忽略R(f)频率相关性，26GHz仿真中wire损耗被低估8.3dB，导致PA输出功率预测值比实测高2.1dB——这是量产失效的常见原因。

3.3 DRC/LVS验证：超越“通过”的物理意义解读

DRC（Design Rule Check）和LVS（Layout Versus Schematic）在SIP Layout中不是“通关考试”，而是物理可行性审查。很多团队只关注“DRC Passed”，却不知某条违规可能隐含制造灾难。我们以InFO-R工艺的典型DRC规则为例：

LVS验证更需警惕“形式通过，物理失效”。例如，某项目LVS显示“all nets matched”，但实测发现接收链路噪声超标。根源在于：

• 芯片GDSII中IO pad的ESD保护二极管模型未包含寄生电容；
• SIP Layout中RDL走线与pad连接处形成额外0.15pF电容；
• 该电容与ESD二极管寄生电容并联，使输入节点总电容达0.8pF（设计目标0.3pF）；
• 导致1.2GHz带宽被限制在850MHz。
  破解方法：

1. 在LVS前，用PEX→Extract Parasitics提取RDL-pad连接点寄生；
2. 将提取的0.15pF电容手动添加到芯片schematic的pad节点；
3. 重新运行LVS，确保“netlist with parasitics”完全匹配。

经验总结：SIP Layout的DRC/LVS必须结合工艺厂的《Failure Mode Analysis Report》交叉验证。我建立了一个检查清单：每条DRC规则旁标注对应失效模式（如“min_width_rdl → EM failure”），每次验证后打钩确认物理机制无误。这比单纯追求“0 DRC errors”可靠十倍。

3.4 可制造性输出：从GDSII到Gerber的精准转换策略

SIP Layout最终要输出制造数据，但“Export GDSII”按钮绝不是终点。真正的挑战在于确保数字模型与物理制造的一致性。我们以输出InFO-R工艺的RDL层GDSII为例，解析关键设置：

Step 1：GDSII层映射的生死攸关
InFO-R工艺定义了严格层号：

• RDL信号层 → GDSII layer 100/datatype 0
• RDL电源层 → GDSII layer 101/datatype 0
• Underfill区域 → GDSII layer 200/datatype 1
  若映射错误（如将RDL信号层导出到layer 50），光刻机将直接拒收。操作路径：
  File→Export→Stream→ 在Layer Map中手动绑定：
• RDL_Sig→100/0
• RDL_Pwr→101/0
• Underfill→200/1

提示：务必勾选Verify Layer Mapping，否则Cadence不会检查层号合法性。

Step 2：单位精度的毫米级陷阱
GDSII单位是米（meter），但工艺厂要求精度达纳米级。若设置Unit=1e-6（微米级），则1.234567μm会被截断为1.234μm，导致RDL线宽误差0.000567μm——看似微小，但在100GHz下引起相位误差0.8°。正确设置：

• User Unit=1e-9（纳米级）
• Database Unit=1e-9
• 导出前运行Verify Geometry Resolution，确认最小可表示尺寸≤0.1nm。

Step 3：制造数据包的完整交付
仅GDSII文件不够。OSAT要求完整数据包包含：

• RDL.gds：RDL层图形；
• Bump.gds：焊球位置与尺寸；
• Stackup.txt：层叠结构参数（铜厚、介质厚度、εr）；
• DRC_Report.pdf：含所有DRC violation的物理解释；
• PEX_Netlist.sp：提取的寄生网表，供OSAT做最终签核。

实操技巧：用Cadence自带的Package Generator工具，一键打包上述文件，并自动生成README.md说明各文件用途。我曾因漏交Stackup.txt，导致OSAT按默认参数制造，RDL铜厚偏差0.3μm，整批wafer报废。

4. 典型问题排查与避坑指南：来自12个量产项目的血泪总结

4.1 信号完整性失效：眼图闭合的五大根因与诊断树

SiP项目中最常被投诉的“眼图闭合”，90%源于SIP Layout阶段的疏忽。我们构建一个诊断树，按优先级排序排查：

Root Cause 1：RDL微带线阻抗失配（占比42%）

• 现象：26GHz眼图底部抬升，抖动>0.3UI；
• 诊断：用EMX仿真RDL段S11，若|S11|>-10dB（即反射>10%），确认阻抗失配；
• 根治：重新运行LineCalc，输入实测ABF εr=3.68（非PDK标称3.7），调整线宽至12.23μm；
• 验证：S11<-15dB，眼图抖动降至0.12UI。

Root Cause 2：bond wire电感谐振（占比28%）

• 现象：眼图在特定频率（如28.5GHz）出现深凹陷；
• 诊断：在Spectre中查看bond wire两端电压相位，若相位跳变180°，确认LC谐振；
• 根治：降低wire弧高（从200μm→150μm），使谐振频点移至32GHz以上；
• 验证：凹陷消失，28.5GHz插入损耗改善4.7dB。

Root Cause 3：PDN阻抗峰（占比15%）

• 现象：多通道同时切换时眼图整体压缩；
• 诊断：用Sigrity PowerDC扫描PDN阻抗曲线，若在1.2GHz出现>0.5Ω峰值，确认谐振；
• 根治：在RDL电源层添加去耦电容（0402 size, 100nF），位置距芯片pad<2mm；
• 验证：PDN阻抗峰降至0.12Ω，眼图张开度提升35%。

Root Cause 4：屏蔽罩缝隙泄漏（占比10%）

• 现象：接收灵敏度恶化，底噪抬升15dB；
• 诊断：EMX仿真屏蔽罩缝隙的S21，若>-40dB，确认泄漏；
• 根治：将缝隙宽度从150μm减至80μm，并添加导电胶填充；
• 验证：S21<-65dB，底噪恢复至-174dBm/Hz。

Root Cause 5：RDL层间串扰（占比5%）

• 现象：相邻通道眼图出现周期性抖动；
• 诊断：PEX提取L1-L2耦合电容，若C>2.5fF/μm，确认串扰超标；
• 根治：在L1-L2间插入ground guard trace，宽度=3×线宽；
• 验证：串扰降低至0.8fF/μm，抖动消除。

独家技巧：我开发了一个自动化诊断脚本（Tcl语言），输入眼图测试数据，自动调用EMX/Spectre/Sigrity进行根因分析，将诊断时间从8小时压缩至22分钟。脚本核心逻辑是：先查S11（阻抗），再查S21（泄漏），最后查PDN阻抗——按失效概率降序执行，避免无效仿真。

4.2 电源完整性灾难：IR Drop超标的现场急救方案

IR Drop超标是SiP流片后最常见的“返工杀手”。当实测芯片核心电压比设计值低120mV时，不要急着改版，先用SIP Layout做三步急救：

Step 1：定位压降热点

• 在SIP Layout中运行Sigrity PowerDC→DC Analysis；
• 查看Voltage Drop Map，找到压降>80mV的区域（通常在RDL电源层末端）；
• 记录该区域坐标（如X=1250μm, Y=890μm）。

Step 2：物理层加固

• 在压降热点上方，添加Power Via Array：
  • Via直径=10μm（匹配工艺最小via）；
  • Via间距=30μm（保证电流均匀分布）；
  • Via层数=3层（L3-L4-L5电源层全部贯通）；
• 运行PowerDC重仿真，确认压降降至<30mV。

Step 3：动态电流补偿
若静态加固后仍超限（如剩45mV），启用动态补偿：

• 在SIP Layout中插入Decoupling Capacitor：
  • 位置：距芯片pad<1mm；
  • 值：100nF（用0402封装，ESR=5mΩ）；
  • 模型：导入厂商SPICE模型，含频率相关ESR。
• 重运行PowerDC，压降稳定在22mV。

血泪教训：某项目IR Drop实测145mV，团队花两周改版RDL加宽。其实用上述Step 1-2，30分钟内就将压降压至28mV。根本原因是：他们没意识到RDL电源层不是“导线”，而是“分布式电阻网络”，局部加固比全局加宽高效十倍。

4.3 热失效预警：热点温度超限的预防性布局法则

SiP热失效往往在量产半年后才爆发，但根源在Layout阶段。我们提炼三条预防性法则：

法则一：热流路径最短化

• 芯片热源（hot spot）到散热盖（heat spreader）的垂直距离，必须≤150μm；
• 若工艺限制无法缩短，改用高导热underfill（λ=15W/mK，非标准5W/mK）；
• 在SIP Layout中用Sigrity Thermal→Thermal Map验证，确保热流线密度<0.8A/mm²。

法则二：功率器件隔离化

• RF PA与数字基带芯片的RDL走线间距≥500μm；
• 在两者间插入Thermal Guard Ring：铜环宽度=100μm，厚度=2.5μm；
• 仿真显示，此环使PA热扩散至基带区域的温升降低65%。

法则三：热敏感器件避让化

• MEMS传感器、PLL锁相环等热敏感器件，必须远离RDL大电流走线（>1A）；
• 最小安全距离=电流值（A）×100μm（如2A走线，距离≥200μm）；
• 在SIP Layout中启用Thermal DRC，自动标记违规区域。

真实案例：某车载MCU SiP在-40℃冷凝测试中失效，根源是PLL芯片紧邻1.5A电源RDL，温差循环导致焊点疲劳。按法则二加装Thermal Guard Ring后，通过1000小时HTOL测试。

4.4 制造良率黑洞：DRC违规与工艺窗口的量化关系

DRC报告中的“1 error”可能意味着30%良率损失。我们建立DRC违规与良率的量化模型：

这个模型基于台积电InFO-R的工艺能力指数（Cpk）数据。例如，min_spacing_rdl_to_bump违规-0.5μm，意味着设计值比工艺下限还小0.5μm，而工艺标准差σ=0.3μm，因此Cpk=(USL-Target)/(3σ)= (3.0-2.5)/(3×0.3)=0.56，对应良率损失28%。

规避策略：在Layout中预留工艺裕度

• 对关键尺寸，按Design Value = Target + 2σ设置；
• 例如，min_spacing_rdl_to_bump目标=3.0μm，σ=0.3μm，则Layout中设为3.6μm；
• 运行DRC时，允许Warning但禁止Error。

经验之谈：我所有量产项目都采用此策略，DRC Error数为0，平均良率92.3%（行业基准85%）。记住：SiP Layout不是追求“最小尺寸”，而是追求“最大工艺窗口”。

5. 进阶能力构建：从工具使用者到SiP架构师的思维跃迁

5.1 多物理场协同仿真的工程化落地

真正高手与普通用户的分水岭，在于能否将SIP Layout的仿真能力转化为工程决策依据。我们以一个真实案例说明：某5G基站PA模块要求输出功率≥30dBm，但实测仅28.2dBm。传统思路是“加大偏置电流”，但这会恶化热性能。我们的协同仿真决策流程：

Phase 1：问题定位

• 运行Spectre AC Analysis，发现28GHz增益比仿真低1.8dB；
• 运行